KR20030053970A - Lead frame of semiconductor package - Google Patents

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Abstract

PURPOSE: A lead frame of a semiconductor package is provided to obtain uniformly the pin capacitance by optimizing the capacitance between lead frames. CONSTITUTION: A lead frame(70) is arranged in a constant pitch around a semiconductor IC(60). The lead frame is electrically connected to the semiconductor IC by a chip bonding pad(62) and a bonding wire(80). The lead frame includes a lead bonding region(72) connected to the bonding wire and a lead region. The pitch is smaller than the existing pitch since the width of the lead bonding region is equal to the width of the lead frame and the width of the lead region is smaller than the width of the lead frame. The lead bonding regions of the neighboring lead frames cross each other.

Description

반도체 패키지의 리드 프레임 {LEAD FRAME OF SEMICONDUCTOR PACKAGE}Lead Frame in Semiconductor Package {LEAD FRAME OF SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 패키지에 사용되는 리드 프레임에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a lead frame used in a semiconductor package.

잘 알려진 바와 같이, 반도체 소자의 집적도가 증가하고 소형화, 고속화가 급격히 진행됨에 따라, 반도체 패키지의 핀 캐패시터(Pin Capacitor)가 고속 소자의 쟁점으로 부각되고 있다.As is well known, as the degree of integration of semiconductor devices increases and miniaturization and speed increase rapidly, pin capacitors of semiconductor packages are emerging as issues of high speed devices.

핀 캐패시터는, 도 1에 도시된 바와 같이, 입출력 패드(I/O Pad)의 정전기 방전(ESD; ElectroStatic Discharge) 방지 구조에서의 접합 캐패시터(10, Junction Capacitor, 이하 'ESD 접합 캐패시터'라 함)와 리드 프레임 캐패시터(20, Lead Frame Capacitor)의 합으로 나타나게 된다.As shown in FIG. 1, the pin capacitor may include a junction capacitor 10 in an ESD prevention structure of an I / O pad (ESD). And the sum of the lead frame capacitor 20.

핀 캐패시턴스(Pin Capacitance)는 그 값이 작으면 작을수록 고속 동작에 유리하다. 그러나, 핀 캐패시턴스의 값이 너무 작으면 노이즈(Noise)에 의한 영향이 커지게 된다. 따라서, JEDEC(Joint Electron Device Engineering Council)에서는 고속 소자의 핀 캐패시턴스에 대한 표준값을 정하고 있다.The smaller the pin capacitance, the smaller the value is, which is advantageous for high speed operation. However, if the value of the pin capacitance is too small, the influence by noise becomes large. Therefore, the Joint Electron Device Engineering Council (JEDEC) sets standard values for pin capacitance of high-speed devices.

종래의 경우, 리드 프레임은 핀 캐패시턴스나 다른 기생(Parasitic) 효과를 고려하지 않고 단지 패키지의 본딩 피치(Bonding Pitch) 만을 고려하여 만들어진다. 따라서, 핀 캐패시턴스를 조절하기 위해서는 ESD 접합 캐패시턴스 만을 가지고 조절할 수 밖에 없다. 하지만, 반도체 소자가 계속 소형화됨에 따라 ESD 접합 캐패시턴스 만을 가지고 조절하기가 점점 어려워지고 있다. JEDEC에서 정한 핀 캐패시턴스의 표준값을 충족시키기 위하여 ESD 접합 면적을 최적화하고 있지만, 이 면적의 변화는 면적을 증가시킬 수 있는 여유(Margin)가 충분할 경우에는 문제가 되지 않으나, 핀 캐패시턴스 값이 큰 경우 면적을 줄이게 되면 오히려 ESD 특성이 나빠질 수 있다.In the conventional case, the lead frame is made by considering only the bonding pitch of the package without considering the pin capacitance or other parasitic effects. Therefore, only the ESD junction capacitance can be adjusted to adjust the pin capacitance. However, as semiconductor devices continue to miniaturize, it becomes increasingly difficult to control with only ESD junction capacitance. Although the ESD junction area is optimized to meet the standard value of pin capacitance set by JEDEC, this area change is not a problem when there is enough margin to increase the area, but when the pin capacitance value is large, Reducing this can result in worse ESD characteristics.

또한, 반도체 소자의 칩 크기가 작아짐에 따라, 리드 프레임이 핀 캐패시턴스에 미치는 영향도 점점 증가하고 있다. 이는 반도체 소자의 크기가 감소에 비례하여 리드 프레임의 크기 감소가 충분하지 않기 때문이며, 칩 크기가 작아질수록 리드 프레임의 길이가 길어지고 이에 영향을 받아서 핀 캐패시턴스의 변동이 심해지게 된다.In addition, as the chip size of the semiconductor device decreases, the influence of the lead frame on the pin capacitance also increases. This is because the reduction in the size of the lead frame is not sufficient in proportion to the decrease in the size of the semiconductor device. As the chip size decreases, the length of the lead frame becomes longer and is affected by the variation in the pin capacitance.

도 2는 종래기술에 따른 리드 프레임의 구성을 개략적으로 나타내는 평면도이다.Figure 2 is a plan view schematically showing the configuration of a lead frame according to the prior art.

도시된 바와 같이, 리드 프레임(40)은 일정한 피치(P1)로 배열되어 있고, 반도체 집적회로 칩(30)의 칩 본딩 패드(32)와 본딩 와이어(50)에 의하여 전기적으로 연결된다. 이 때, 가장 바깥쪽에 있는 리드 프레임(40)은 상대적으로 본딩 와이어(50)의 길이가 길어질 수 밖에 없다. 따라서, 리드 프레임 캐패시턴스(본딩 와이어에 의한 영향을 포함함)가 커지게 되며, 리드 프레임 캐패시턴스의 편차가 패키지 전체의 핀 캐패시턴스의 편차를 주도하게 된다.As shown, the lead frame 40 is arranged at a constant pitch P1 and is electrically connected by the chip bonding pad 32 and the bonding wire 50 of the semiconductor integrated circuit chip 30. In this case, the outermost lead frame 40 has a relatively long length of the bonding wire 50. Therefore, the lead frame capacitance (including the influence of the bonding wire) becomes large, and the deviation of the lead frame capacitance leads to the deviation of the pin capacitance of the entire package.

따라서, 본 발명은 이러한 종래기술에서의 한계를 극복하고 현안 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 리드 프레임에서 생기는 리드 프레임 간의 캐패시턴스를 최적화함으로써 초고속 반도체 소자의 핀 캐패시턴스를 균일하게 확보할 수 있는 반도체 패키지의 리드 프레임에 관한 것이다.Accordingly, the present invention has been made to overcome the limitations of the prior art and to solve the problems in the prior art, and an object of the present invention is to secure the pin capacitance of the ultra-high speed semiconductor device uniformly by optimizing the capacitance between the lead frames generated in the lead frame. The lead frame of the semiconductor package which can be performed.

도 1은 반도체 패키지의 일반적인 핀 캐패시터 등가 회로도.1 is a typical pin capacitor equivalent circuit diagram of a semiconductor package.

도 2는 종래기술에 따른 리드 프레임의 구성을 개략적으로 나타내는 평면도.Figure 2 is a plan view schematically showing the configuration of a lead frame according to the prior art.

도 3은 본 발명의 실시예에 따른 리드 프레임의 구성을 개략적으로 나타내는 평면도.3 is a plan view schematically showing the configuration of a lead frame according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10: 리드 프레임 캐패시터20: ESD 접합 캐패시터10: lead frame capacitor 20: ESD junction capacitor

30, 60: 반도체 집적회로 칩32, 62: 칩 본딩 패드30 and 60: semiconductor integrated circuit chips 32 and 62: chip bonding pads

40, 70: 리드 프레임72: 리드 본딩 영역40, 70: lead frame 72: lead bonding area

50, 80: 본딩 와이어P1, P2: 리드 피치50, 80: bonding wire P1, P2: lead pitch

이러한 목적을 달성하기 위하여 제공되는 본 발명에 의한 반도체 패키지의 리드 프레임은, 반도체 집적회로 칩의 주위에 일정한 피치로 배열되고, 소정의 폭을 가지며, 반도체 집적회로 칩의 칩 본딩 패드와 본딩 와이어에 의하여 전기적으로 연결되고, 본딩 와이어가 접합되는 리드 본딩 영역과 나머지 리드 영역으로 이루어진다. 특히, 본 발명의 리드 프레임은 피치가 종래의 피치보다 작아지도록 리드 본딩 영역의 폭이 리드 프레임의 폭과 동일하고 리드 영역의 폭이 리드 프레임의 폭보다 작은 것이 특징이다.The lead frame of the semiconductor package according to the present invention, which is provided in order to achieve this object, is arranged at a constant pitch around the semiconductor integrated circuit chip, has a predetermined width, and is attached to the chip bonding pad and the bonding wire of the semiconductor integrated circuit chip. And a lead bonding region to which the bonding wires are bonded and the remaining lead regions. In particular, the lead frame of the present invention is characterized in that the width of the lead bonding region is equal to the width of the lead frame and the width of the lead region is smaller than the width of the lead frame such that the pitch is smaller than the conventional pitch.

또한, 본 발명에 따른 반도체 패키지의 리드 프레임에 있어서, 이웃하는 리드 프레임의 리드 본딩 영역은 서로 엇갈리게 배열되는 것이 바람직하다.Further, in the lead frame of the semiconductor package according to the present invention, it is preferable that the lead bonding regions of neighboring lead frames are alternately arranged.

또한, 본 발명에 의하여 제공되는 리드 프레임은 반도체 패키지의 핀 캐패시턴스에 기여하는 리드 프레임 캐패시턴스를 가지며, 길이가 서로 다른 리드로 이루어지고, 리드 프레임의 리드 중에서 길이가 긴 리드는 상대적으로 두께가 얇고 길이가 짧은 리드는 상대적으로 두께가 두꺼운 것이 특징이다.In addition, the lead frame provided by the present invention has a lead frame capacitance that contributes to the pin capacitance of the semiconductor package, and is composed of leads of different lengths, and among the leads of the lead frame, the long lead has a relatively thin and long length. The shorter lead is relatively thick.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 리드 프레임의 구성을 개략적으로 나타내는 평면도이다.3 is a plan view schematically showing the configuration of a lead frame according to an embodiment of the present invention.

도시된 바와 같이, 리드 프레임(70)은 반도체 집적회로 칩(60)의 주위에 일정한 피치(P2)로 배열되어 있고, 반도체 집적회로 칩(60)의 칩 본딩 패드(62)와 본딩 와이어(80)에 의하여 전기적으로 연결된다. 특히, 본딩 와이어(80)가 접합되는 리드 프레임(70)의 리드 본딩 영역(72)은 다른 부분의 리드 영역(74)보다 크게 형성된다. 또한, 이웃하는 리드 프레임(70)의 리드 본딩 영역(72)은 서로 엇갈리는 형태로 배열된다. 이렇게 함으로써, 리드 본딩 영역(72)의 폭(W2)을 종래의 리드프레임 폭(도 2의 W1)과 동일하게 유지한 채, 나머지 리드 영역(74)의 폭(W3)을 종래의 리드 프레임 폭(W1)보다 작게 만들 수 있다. 따라서, 리드 프레임(70)의 피치(P2)를 종래의 피치(도 2의 P1)보다 작게 구현할 수 있으며, 결국 리드 프레임(70)의 크기를 감소시킬 수 있다.As shown, the lead frame 70 is arranged at a constant pitch P2 around the semiconductor integrated circuit chip 60, and the chip bonding pad 62 and the bonding wire 80 of the semiconductor integrated circuit chip 60 are arranged. ) Is electrically connected. In particular, the lead bonding region 72 of the lead frame 70 to which the bonding wires 80 are bonded is formed larger than the lead regions 74 of other portions. In addition, the lead bonding regions 72 of the neighboring lead frames 70 are arranged in a staggered form. By doing so, while maintaining the width W2 of the lead bonding region 72 the same as the conventional lead frame width (W1 in FIG. 2), the width W3 of the remaining lead regions 74 is the conventional lead frame width. It can be made smaller than (W1). Therefore, the pitch P2 of the lead frame 70 may be smaller than the conventional pitch (P1 of FIG. 2), and thus, the size of the lead frame 70 may be reduced.

리드 본딩 영역(72)은 본딩 와이어(80)가 접합될 때의 신뢰성 확보를 위해 일정 폭 이상을 필요로 한다. 즉, 리드 본딩 영역(72)의 폭(W2)은 더 이상 줄일 수 없다. 그러나, 나머지 리드 영역(74)은 본딩 와이어(80)의 접합 공정 신뢰성으로부터 어느 정도 자유롭기 때문에, 그 폭(W3)을 줄이는 것이 가능하다. 본 실시예에서와 같은 리드 프레임(70)의 형태는 리드 프레임(70)의 제조 과정에서 에칭(Etching) 또는 스탬핑(Stamping)을 통하여 구현할 수 있다.The lead bonding region 72 requires a predetermined width or more to secure reliability when the bonding wires 80 are bonded. That is, the width W2 of the lead bonding region 72 can no longer be reduced. However, since the remaining lead region 74 is somewhat free from the bonding process reliability of the bonding wire 80, it is possible to reduce the width W3. The shape of the lead frame 70 as in this embodiment can be implemented through etching or stamping in the manufacturing process of the lead frame 70.

이상 설명한 실시예에서는 리드 프레임의 피치를 줄여 리드 프레임의 크기를 감소시키는 방법으로 리드 프레임 캐패시턴스를 최적화한다. 그러나, 본 발명의 다른 실시예에서는 이웃하는 리드 프레임의 길이를 서로 다르게 형성하고, 그 길이에 따라 두께를 다르게 형성하여 리드 프레임 캐패시턴스를 최적화할 수도 있다. 예컨대, 리드의 길이가 긴 경우에는 그 두께를 얇게 하고 짧은 경우에는 두껍게 함으로써 리드 프레임에서 생기는 캐패시턴스를 균일하게 조절할 수 있다.In the above-described embodiment, the lead frame capacitance is optimized by reducing the pitch of the lead frame to reduce the size of the lead frame. However, in another embodiment of the present invention, the length of the neighboring lead frame may be different from each other, and the thickness may be differently formed according to the length of the lead frame capacitance. For example, when the length of the lead is long, the thickness thereof is made thin, and when the length of the lead is short, the capacitance generated in the lead frame can be uniformly adjusted.

이상 설명한 바와 같이, 본 발명에 의한 반도체 패키지의 리드 프레임은 리드 프레임 캐패시턴스가 작아지게 되어 핀 캐패시턴스에 미치는 영향이 감소된다. 따라서, 패키지 전체의 핀 캐패시턴스 편차가 줄어들고 균일성이 확보된다.As described above, in the lead frame of the semiconductor package according to the present invention, the lead frame capacitance is reduced, and the influence on the pin capacitance is reduced. Therefore, the pin capacitance variation of the whole package is reduced and uniformity is ensured.

또한, 본 발명에 의한 반도체 패키지의 리드 프레임은 패키지 수율을 향상시켜 경제적인 이점을 얻을 수 있다.In addition, the lead frame of the semiconductor package according to the present invention can obtain an economic advantage by improving the package yield.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It is apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

Claims (3)

반도체 집적회로 칩의 주위에 일정한 피치로 배열되고, 소정의 폭을 가지며, 상기 반도체 집적회로 칩의 칩 본딩 패드와 본딩 와이어에 의하여 전기적으로 연결되는 리드 프레임에 있어서,A lead frame arranged at a constant pitch around a semiconductor integrated circuit chip and having a predetermined width and electrically connected by a chip bonding pad and a bonding wire of the semiconductor integrated circuit chip, 상기 리드 프레임은 상기 본딩 와이어가 접합되는 리드 본딩 영역과 나머지 리드 영역으로 이루어지며, 상기 피치가 종래의 피치보다 작아지도록 상기 리드 본딩 영역의 폭은 상기 리드 프레임의 폭과 동일하고 상기 리드 영역의 폭은 상기 리드 프레임의 폭보다 작은 것을 특징으로 하는 반도체 패키지의 리드 프레임.The lead frame includes a lead bonding region to which the bonding wires are bonded and the remaining lead region, and the width of the lead bonding region is equal to the width of the lead frame so that the pitch is smaller than a conventional pitch. The lead frame of the semiconductor package, characterized in that less than the width of the lead frame. 제 1 항에 있어서, 상기 이웃하는 리드 프레임의 상기 리드 본딩 영역은 서로 엇갈리게 배열되는 것을 특징으로 하는 반도체 패키지의 리드 프레임.The lead frame of claim 1, wherein the lead bonding regions of the neighboring lead frames are staggered from each other. 반도체 패키지에 사용되는 리드 프레임에 있어서, 상기 리드 프레임은 상기 반도체 패키지의 핀 캐패시턴스에 기여하는 리드 프레임 캐패시턴스를 가지며, 길이가 서로 다른 리드로 이루어지고, 상기 리드 프레임의 리드 중에서 길이가 긴 리드는 상대적으로 두께가 얇고 길이가 짧은 리드는 상대적으로 두께가 두꺼운 것을 특징으로 하는 반도체 패키지의 리드 프레임.In a lead frame used in a semiconductor package, the lead frame has a lead frame capacitance contributing to the pin capacitance of the semiconductor package, is made of leads of different lengths, and among the leads of the lead frame, a lead having a long length is relatively The lead frame of the semiconductor package, characterized in that the thin and short lead is relatively thick.
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