KR20030053686A - Fabricating method of semiconductor - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터에서 채용되고 있는 SSR(Super Steep Retrograded) 웰(well) 형성시에 있어서, 이온주입 공정 및 도판트 활성화 단계인RTP(rapid Thermal Process)공정에서 웨이퍼의 표면에 존재하는 산화물의 조절을 통하여 향상된 웰 도핑 프로파일(well doping profile)을 구현할 수 있는 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, in forming a super steep retrograded (SSR) well employed in a complementary metal oxide semiconductor (CMOS) transistor, an ion implantation process and a dopant activation step, RTP ( The present invention relates to a method of manufacturing a semiconductor device capable of realizing an improved well doping profile by controlling an oxide present on a surface of a wafer in a rapid thermal process.
최근 MOS(Metal Oxide Semiconductor)는 급속도로 발전해 왔다. 이러한 발전의 원인은 끊임없는 소형화와 이에 따른 고성능의 구현이 가능해 졌기 때문이다. 즉, 전력 소모를 줄이면서 고성능을 구현할 수 있는 장점이 CMOS가 고집적 회로의 기본적인 기술이 되게 하였다.Recently, MOS (Metal Oxide Semiconductor) has developed rapidly. The reason for this development is because of the constant miniaturization and high performance. In other words, CMOS has become the basic technology of high-integrated circuits because of its high performance while reducing power consumption.
소자의 디자인 룰(design rule)이 소형화되고 있는 추세에 맞추어 MOS 트랜지스터를 0.18㎛ 이하로 소형화시킬 때 고려해야 할 사항으로는 게이트 절연막 두께의 박막화, 회로와 소자간의 관계, 소스/드레인 및 채널의 안정화 등 여러 가지가 있는데, 이 중 채널의 안정화에 대해서 보다 상세히 설명하면 다음과 같다.In keeping with the trend of miniaturization of device design rules, the factors to be considered when miniaturizing MOS transistors to 0.18 µm or less include thinning of the gate insulating film thickness, circuit-device relationship, source / drain and channel stabilization, etc. There are various kinds, and the stabilization of the channel will be described in more detail as follows.
소자가 미세화될수록 채널 길이가 작아짐에 따라 일어나는 SCE(Short Channel Effect)를 감소시키기 위해서는 얕은 접합(shallow junction)을 형성해야 하는데, 그에 따라 소스/드레인의 확장과 게이트 전극과의 오버랩 문제로 인하여 외부 저항값이 증가하게 되어 트랜지스터의 포화 전류(saturation current)값을 악화시키게 된다.As the device becomes smaller, a shallow junction must be formed to reduce the short channel effect (SCE) that occurs as the channel length becomes smaller. Therefore, external resistance due to source / drain expansion and overlapping gate electrode The value increases, which degrades the saturation current of the transistor.
상기와 같이 소스/드레인의 확장과 게이트 전극과의 오버랩으로 인해 발생되는 SCE를 보상하기 위해서는 채널 영역의 도핑 프로파일(doping profile)을 개선시켜 주어야 하는데. 최근, 0.25㎛ 이하의 기술에서 대두되는 것이 SSRW(Super Steep Retrograde Well)과 할로 임플란트(Halo implant)라는 방법이다.As described above, in order to compensate for the SCE generated due to the expansion of the source / drain and the overlap of the gate electrode, the doping profile of the channel region should be improved. Recently, it is a method called Super Steep Retrograde Well (SSRW) and halo implant (Halo implant) to emerge in the technology of 0.25㎛ or less.
할로 임플란트는 소스/드레인 근처에 2차원적인 도핑 프로파일을 형성하는 방법이고, SSRW는 웰 프로파일(well profile)을 기판 표면보다는 기판 내부 쪽의 농도를 높여 1차원적인 도핑 프로파일을 변화시키는 방법이다.The halo implant is a method of forming a two-dimensional doping profile near the source / drain, and SSRW is a method of changing the one-dimensional doping profile by increasing the well profile (concentration inside the substrate rather than the surface of the substrate).
도 1은 상기와 같은 SSRW 구조를 나타낸 단면도이고, 도 2는 웰이 형성된 기판의 기판 표면으로부터의 거리에 따른 도핑 농도를 나타낸 것으로서, A선은 종래의 일반적인 웰 구조의 도핑 프로파일이며, B는 SSRW 구조의 도핑 프로파일을 나타낸 것이다.1 is a cross-sectional view showing the SSRW structure as described above, Figure 2 shows the doping concentration according to the distance from the substrate surface of the substrate on which the well is formed, line A is a doping profile of a conventional general well structure, B is SSRW The doping profile of the structure is shown.
SSRW 구조의 도핑 프로파일을 갖음으로써 채널부에서의 운반자의 이동도를 높여 포화 전류를 증가시킬 수 있게 된다.By having a doping profile of the SSRW structure it is possible to increase the mobility of the carrier in the channel portion to increase the saturation current.
상기와 같은 SSRW을 형성하기 위해서는 이온 주입 및 RTP(Rapid Thermal Process)와 같은 활성화 공정이 요구된다.In order to form the SSRW as described above, an activation process such as ion implantation and a rapid thermal process (RTP) is required.
이하, 도면을 참조하여 종래 기술에 따른 SSRW 형성 방법을 상세히 설명하기로 한다.Hereinafter, the SSRW forming method according to the related art will be described in detail with reference to the accompanying drawings.
도 3 내지 6은 종래 기술에 따른 SSRW 형성방법을 설명하기 위한 공정단면도이다.3 to 6 are process cross-sectional views for explaining the SSRW forming method according to the prior art.
먼저, 도 3에 도시한 바와 같이, 기판(301) 상에 산화물(302)이 형성된 상태에서 이온을 주입한다.First, as shown in FIG. 3, ions are implanted in a state where an oxide 302 is formed on a substrate 301.
이온이 주입된 상태에서 도 4에 도시한 바와 같이, 활성화를 위한 RTP를 진행한다. 이 때, 상기 활성화시의 분위기는 N2가스를 이용한 환원분위기이다.In the state where ions are implanted, as shown in FIG. 4, RTP for activation is performed. At this time, the atmosphere at the time of activation is a reducing atmosphere using N 2 gas.
이어, 도 5 및 도 6에 도시한 바와 같이, 상기 산화물(302)을 습식 식각하여 제거한 다음, 상기 기판(301) 상에 게이트 절연막(303)을 형성시키면 종래 기술에 따른 SSRW 구조는 완성된다.5 and 6, the oxide 302 is wet-etched and removed, and then a gate insulating film 303 is formed on the substrate 301, thereby completing the SSRW structure according to the prior art.
그러나, 상기와 같은 종래의 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.However, the conventional method of manufacturing a semiconductor device as described above has the following problems.
첫째, 이온 주입시 산화물 내에 침투된 다량의 도판트가 활성화 과정에서 기판 내부로 확산(diffusion)되어 도판트 분포를 본래 의도한 A선이 아닌 C선과 같은 형태로 만들게 된다(도 2참조).First, a large amount of dopant penetrated into the oxide during ion implantation diffuses into the substrate during the activation process, thereby making the dopant distribution the same as the C line instead of the originally intended A line (see FIG. 2).
둘째, 이온주입과정에서 발생한 기판 및 산화물 내의 결함(defect)에 의하여 활성화 공정 중, P 웰(well)에서의 붕소(Boron) 확산을 촉진시킴으로써, SSRW 구조에서 요구되는 표면에서의 큰(steep) 도핑 농도차의 구현을 불가능하게 한다.Second, the doping of the surface required in the SSRW structure by promoting boron diffusion in the P well during the activation process due to defects in the substrate and the oxide generated during the ion implantation process It makes it impossible to implement concentration differences.
이와 같은 문제점을 보완하기 위한 대안으로 인듐(In), 안티몬(Sb) 등 중(重)이온이 일부 사용되고 있으나, 인듐의 경우 냉장보관이 요구되며, 인듐 이온주입 후 다른 물질의 이온주입을 위해서는 챔버 내의 잔류 인듐을 제거하기 위해 많은 량의 아세나이드(As) 이온주입을 해야되는 등 원료 관리의 어려움 및 오염(contamination)의 문제가 있다. 이에 따라, 전용장비의 사용에 따른 비용부담이 증가되는 단점이 있다.As an alternative to compensate for this problem, some heavy ions such as indium (In) and antimony (Sb) are used, but in the case of indium, refrigeration is required, and chambers are needed for ion implantation of other materials after indium ion implantation. There are problems of raw material management and contamination (contamination), such as a large amount of arsenide (As) ion implantation to remove residual indium in. Accordingly, there is a disadvantage in that the cost burden of using the dedicated equipment is increased.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 산화물을 효과적으로 조절함으로써 안정적인 도핑 프로파일을 구현할 수 있는 반도체 소자제조방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems, an object of the present invention is to provide a semiconductor device manufacturing method that can implement a stable doping profile by effectively controlling the oxide.
도 1은 일반적인 SSRW 구조를 나타낸 단면도.1 is a cross-sectional view showing a general SSRW structure.
도 2는 웰이 형성된 기판의 기판 표면으로부터의 거리에 따른 도핑 농도를 나타낸 것.2 shows the doping concentration according to the distance from the substrate surface of the well formed substrate.
도 3 내지 도 6은 종래 기술에 따른 SSRW 구조 형성방법을 설명하기 위한 공정단면도.3 to 6 is a cross-sectional view for explaining a method of forming a SSRW structure according to the prior art.
도 7 내지 도 11은 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정단면도.7 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
401 : 기판 403 : 질소산화막401: substrate 403: nitrogen oxide film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 산화물이 형성되어 있는 기판 전면에 이온주입을 실시하는 단계와, 상기 산화물을 식각하여 제거하는 단계와, 상기 기판을 질소와 산소 가스가 혼합된 분위기에서 활성화를 함과 동시에 기판 상에 질소산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of performing ion implantation on the entire surface of the substrate on which the oxide is formed, removing the oxide by etching, and nitrogen and oxygen gas to the substrate And activating in a mixed atmosphere and simultaneously forming a nitrogen oxide film on the substrate.
상기 산화물의 식각은 습식 식각법을 이용하며 더 정확하게는 불산을 이용하여 식각하는 것이 바람직하며, 상기 활성화 단계에서의 가스 분위기는 질소 가스 내에 2∼10% 정도의 산소 가스가 섞여 있는 것을 특징으로 한다.The etching of the oxide is preferably performed by using a wet etching method, more precisely by etching with hydrofluoric acid, and the gas atmosphere in the activating step is characterized by mixing 2 to 10% of oxygen gas in nitrogen gas. .
본 발명의 반도체 소자 제조방법은 질소산화막을 형성함으로써 상기 스크린 산화막 제거에 의해 발생할 수 있는 기판 상의 불순물막을 방지할 수 있으며, 상기 활성화 단계 중 웰 도판트의 확산을 억제할 수 있게 된다.The semiconductor device manufacturing method of the present invention can prevent the impurity film on the substrate that can be generated by the screen oxide film removal by forming a nitrogen oxide film, it is possible to suppress the diffusion of the well dopant during the activation step.
이하, 도면을 참조하여 본 발명의 반도체 소자 제조방법을 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 7 내지 11은 본 발명의 SSRW(Super Steep Retrograded Well) 구조를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.7 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device including the SSRW (Super Steep Retrograded Well) structure of the present invention.
먼저, 도 7에 도시한 바와 같이, 기판(401) 상에 스크린 산화막(402)이 형성된 상태에서 기판 전면상에 이온을 주입한다. 이 때, NMOS의 경우에는 붕소(B), PMOS의 경우에는 아세나이드(As)를 주입한다.First, as shown in FIG. 7, ions are implanted onto the entire surface of the substrate in a state where the screen oxide film 402 is formed on the substrate 401. At this time, boron (B) is injected in the case of NMOS, and arsenide (As) is injected in the case of PMOS.
여기서, 상기 PMOS의 경우에는 어느 정도 무거운 원소로 SSRW 구조의 형성이 용이하지만, NMOS의 경우에는 BF2와 같이 붕소보다 무거운 원소의 적용이 바람직하다.Here, in the case of the PMOS, the SSRW structure can be easily formed with a somewhat heavy element, but in the case of the NMOS, an element heavier than boron, such as BF 2 , is preferable.
단, 불소(F)와 같이 자체 휘발특성에 의해 붕소 도판트의 손실이 우려되는 경우에는 후술하는 활성화 과정시 산소 가스의 양을 2% 근처로 낮게 유지하여 후술하는 질소산화막 내의 질소 농도를 높여 붕소의 손실을 억제할 필요가 있다.However, if the boron dopant is lost due to its own volatilization characteristics, such as fluorine (F), the amount of oxygen gas is kept low at around 2% during the activation process described later to increase the concentration of nitrogen in the nitrogen oxide film described later. It is necessary to suppress the loss of.
이어, 도 8에 도시한 바와 같이, 상기 스크린 산화막(402)을 제거한다. 여기서, 상기 스크린 산화막의 제거는 불산을 이용한 습식 식각법을 이용한다.Next, as shown in FIG. 8, the screen oxide film 402 is removed. Here, the screen oxide film is removed using a wet etching method using hydrofluoric acid.
불산을 사용한 습식 식각을 수행함에 따라 스크린 산화막이 제거된 실리콘 기판(401) 상에는 기판 표면상의 실리콘(Si)원자가 상기 불산 내의 수소(H)원자와 댕글링 결합(dangling bond)을 이루게 된다.As the wet etching using hydrofluoric acid is performed, silicon (Si) atoms on the surface of the substrate form dangling bonds with hydrogen (H) atoms in the hydrofluoric acid on the silicon substrate 401 from which the screen oxide film is removed.
기판(401) 표면이 수소원자와 실리콘 원자의 댕글링 결합을 이룸에 따라 기판 표면상에 자연 산화막(native oxide)을 포함한 기타 불순물막이 형성되지 않는다.As the surface of the substrate 401 forms a dangling bond between a hydrogen atom and a silicon atom, another impurity film including a native oxide is not formed on the surface of the substrate.
이어, 도 9에 도시한 바와 같이, 상기 스크린 산화막(402)이 제거된 기판(401)을 활성화시킨다.Next, as shown in FIG. 9, the substrate 401 from which the screen oxide film 402 has been removed is activated.
이 때의 활성화 과정은 일반적인 RTP(Rapid Thermal Process)를 진행시키며, 가스 분위기는 질소(N2) 가스 내에 2∼10% 산소(O2) 가스를 섞는 상태이다.At this time, the activation process proceeds with a general rapid thermal process (RTP), and the gas atmosphere is a state in which 2-10% oxygen (O 2 ) gas is mixed in nitrogen (N 2 ) gas.
종래의 활성화 과정은 질소(N2) 가스와 같은 환원분위기에서 수행했으나, 본발명에 있어서는 소정량의 산소(O2) 가스를 투입하기 때문에, 활성화 과정시 기판(401) 표면에 질소산화막(403)이 형성된다.Conventional activation process was performed in a reducing atmosphere such as nitrogen (N 2 ) gas, but in the present invention, since a predetermined amount of oxygen (O 2 ) gas is introduced, the nitrogen oxide film 403 on the surface of the substrate 401 during the activation process. ) Is formed.
상기 질소산화막(403)이 형성됨에 따라 스크린 산화막 제거에 의해 발생할 수 있는 질소(N2)에 의한 기판 손상을 방지할 수 있게 된다. 또한, 상기 질소산화막(403)은 표면 응력장 역할을 하여 활성화 과정 중 웰 도판트(well dopant)의 확산을 억제하게 된다.As the nitrogen oxide layer 403 is formed, it is possible to prevent substrate damage due to nitrogen (N 2 ) that may occur due to screen oxide film removal. In addition, the nitrogen oxide layer 403 serves as a surface stress field to suppress the diffusion of a well dopant during the activation process.
한편, 상기 산소 가스의 양을 2∼10% 정도로 제한한 이유는 다음과 같다.On the other hand, the reason for limiting the amount of the oxygen gas to about 2 to 10% is as follows.
산소 가스의 양을 2% 미만으로 투입할 경우, 상기 질소산화막의 형성이 미미하여 활성화 과정시 질소(N2)에 의한 기판 손상을 피할 수 없게 되며, 산소 가스의 양이 10%를 초과하는 경우에는 상기 질소산화막의 성질이 산화막에 더 가까운 형태로 변화하여 붕소(B) 확산을 촉진하는 실리콘 간극(Interstitial site)을 다량 발생시키게 된다.When the amount of oxygen gas is less than 2%, the formation of the nitrogen oxide film is insignificant, so that damage to the substrate due to nitrogen (N 2 ) cannot be avoided during the activation process, and when the amount of oxygen gas exceeds 10%, The properties of the nitrogen oxide film is changed to a form closer to the oxide film to generate a large amount of silicon interstitial sites that promote boron (B) diffusion.
상기와 같은 활성화 단계 진행시, 기판 내에 주입된 이온이 손실되는데, 이온 손실에 영향을 미치는 인자(因子)는 온도, 시간, 산소(O2) 가스 투입량이다. 정확히는 온도, 산소(O2) 가스 투입량, 시간 순으로 영향을 받게 된다.During the activation step as described above, ions implanted in the substrate are lost, and factors affecting the ion loss are temperature, time, and oxygen (O 2 ) gas input amount. Exactly, temperature, oxygen (O 2 ) gas input, and time are affected.
상기와 같은 이온 손실을 최소화하기 위해 상기 인자들을 조절해야 하는데, 도판트의 활성화라는 측면을 고려할 때 온도와 시간을 수정하는 것은 용이치 않다.In order to minimize such ion loss, the factors must be adjusted, and considering the aspect of activation of the dopant, it is not easy to modify the temperature and time.
따라서, 상기 산소(O2) 가스 투입량을 조절하여 질소산화막 내의 질소 농도를 높여 이온 손실을 줄이는 것이 타(他) 공정에 미치는 영향 측면을 고려할 때 가장 효과적인 방법이다.Therefore, reducing the ion loss by adjusting the oxygen (O 2 ) gas input amount to increase the nitrogen concentration in the nitrogen oxide layer is the most effective method in consideration of the effect on other processes.
이 경우, 전술한 질소 가스내의 산소 가스 투입량의 한계 즉, 2∼10% 내에서 산소 가스의 양을 줄일수록 상기 질소산화막 내의 질소 농도가 증가하여 이온 손실 억제 효과가 배가된다.In this case, as the amount of oxygen gas in the above-mentioned nitrogen gas is reduced, that is, the amount of oxygen gas within 2 to 10% is increased, the concentration of nitrogen in the nitrogen oxide film is increased, and the ion loss suppressing effect is doubled.
이온 손실을 줄이기 위한 또다른 방법으로는 상기 산소 가스 및 질소 가스의 양은 전술한 조건 그대로 사용하면서, NO 또는 N2O 가스를 소정량 혼입하여 상기 질소산화막 내의 질소 농도를 높여줄 수 있다.As another method for reducing ion loss, the amount of the oxygen gas and the nitrogen gas may be used in the above-described conditions while increasing the nitrogen concentration in the nitrogen oxide layer by mixing a predetermined amount of NO or N 2 O gas.
이어, 도 10 및 도 11에 도시한 바와 같이, 상기 질소산화막(403)을 식각 제거하고 기판(401) 상에 게이트 절연막(404)을 형성하면 본 발명의 SSRW 구조를 갖는 반도체 소자 제조 공정은 완료된다.10 and 11, when the nitrogen oxide film 403 is etched away and the gate insulating film 404 is formed on the substrate 401, the semiconductor device manufacturing process having the SSRW structure of the present invention is completed. do.
SSRW 구조를 형성하는 이상과 같은 본 발명의 반도체 소자 제조방법은 SSRW 구조가 요구되는 모든 트랜지스터 제조에 적용 가능하다.The semiconductor device manufacturing method of the present invention as described above to form the SSRW structure is applicable to the production of all transistors that require the SSRW structure.
상술한 바와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.The semiconductor device manufacturing method of the present invention as described above has the following effects.
이온주입 공정 및 도판트 활성화 단계인 RTP 공정에서 기판 표면의 질소산화막의 조절을 통하여 안정적인 도핑 프로파일을 구현할 수 있게 된다.In the RTP process, which is an ion implantation process and a dopant activation step, a stable doping profile can be realized by controlling the nitrogen oxide film on the substrate surface.
또한, 본 발명을 적용함으로써, 현재 관리 및 오염의 문제가 있는안티몬(Sb), 인듐(In)을 사용하지 않고도 현재 사용중인 BF2, As를 이용하여 SSRW 구조를 형성할 수 있게 된다. 그리고, 본 발명의 활성화 방법을 안티몬(Sb), 인듐(In) 이온주입에 적용할 경우에는 그 효과를 크게 증대시킬 수 있다.In addition, by applying the present invention, SSRW structures can be formed using BF 2 and As currently in use without using antimony (Sb) and indium (In), which are currently problematic in management and contamination. In addition, when the activation method of the present invention is applied to antimony (Sb) and indium (In) ion implantation, the effect can be greatly increased.
본 발명의 반도체 소자 제조방법은 기존의 RW(Retrograded Well) 구조 형성방법으로부터 최소한의 스킴(scheme) 변경을 통하여 SSRW 구조를 구현할 수 있는 방안으로 SSRW 구현을 위한 추가 경비를 최소화할 수 있다는 장점이 있다.The semiconductor device manufacturing method of the present invention has the advantage of minimizing the additional cost for implementing the SSRW structure by implementing the SSRW structure with minimal scheme change from the existing method of forming the retrograded well structure. .
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083634A KR100433053B1 (en) | 2001-12-22 | 2001-12-22 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083634A KR100433053B1 (en) | 2001-12-22 | 2001-12-22 | Method for fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030053686A true KR20030053686A (en) | 2003-07-02 |
| KR100433053B1 KR100433053B1 (en) | 2004-05-27 |
Family
ID=32212348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0083634A KR100433053B1 (en) | 2001-12-22 | 2001-12-22 | Method for fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100433053B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852894B1 (en) * | 2007-01-18 | 2008-08-19 | 삼성전자주식회사 | Method of forming an impurity region in semiconductor device |
| KR100854574B1 (en) * | 2003-12-30 | 2008-08-26 | 동부일렉트로닉스 주식회사 | Method For Manufacturing Semiconductor Devices |
-
2001
- 2001-12-22 KR KR10-2001-0083634A patent/KR100433053B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854574B1 (en) * | 2003-12-30 | 2008-08-26 | 동부일렉트로닉스 주식회사 | Method For Manufacturing Semiconductor Devices |
| KR100852894B1 (en) * | 2007-01-18 | 2008-08-19 | 삼성전자주식회사 | Method of forming an impurity region in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100433053B1 (en) | 2004-05-27 |
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