KR20030052811A - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 화학기계연마(Chemical Mechanical Polishing) 공정으로 인한 층간절연막의 스크래치가 발생하더라도 층간절연막 상의 텅스텐 잔류물로 인한 금속 배선간의 브리지(Bridge)가 발생하는 것을 방지하도록 한 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, even if a scratch of an interlayer insulating film occurs due to a chemical mechanical polishing process, a bridge between metal wirings due to tungsten residue on the interlayer insulating film is formed. The present invention relates to a method for manufacturing a semiconductor device to prevent it from occurring.
일반적으로, 반도체소자의 고집적화 추세에 따라 설계룰(Design Rule)이 축소되고, 층간절연막의 토폴로지(Topology)가 열악해진다. 상기 설계룰의 축소는 금속배선의 집적화와 다양한 층간절연막의 구조 변화를 가져왔다. 특히, 층간절연막에 형성된 콘택홀의 사이즈가 축소되고 종횡비(Aspect Ratio)가 커져 왔다. 그 결과, 장벽 금속층인 Ti/TiN막의 스텝 커버리지(Step Coverage)를 확보하기가 어려워지므로 상기 콘택홀에서의 콘택이 불안정하게 되었다.In general, a design rule is reduced according to a trend toward higher integration of semiconductor devices, and a topology of an interlayer insulating film is poor. The reduction of the design rule has resulted in the integration of metal wiring and the structural change of various interlayer insulating films. In particular, the size of the contact hole formed in the interlayer insulating film has been reduced and the aspect ratio has increased. As a result, it becomes difficult to secure the step coverage of the Ti / TiN film, which is the barrier metal layer, and the contact in the contact hole becomes unstable.
최근에는 이를 개선하기 위해 상기 콘택홀 내에 텅스텐 재질의 플러그(Plug)를 매립하는 텅스텐 플러그 공정이 사용되기 시작하였다. 이때, 상기 층간절연막과 텅스텐 플러그의 평탄화는 화학기계연마(Chemical Mechanical Polishing) 공정에 의해 진행되는 것이 통상적이다.Recently, a tungsten plug process for embedding a tungsten plug into the contact hole has been used to improve this. In this case, the planarization of the interlayer insulating film and the tungsten plug is usually performed by a chemical mechanical polishing process.
종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 평탄화된 절연막(20)이 형성되고, 상기 절연막(20) 상에 금속 배선(31),(33)이 일정 간격을 두고 이격하며 배치되고, 상기 금속 배선(31),(33) 및 상기 절연막(20) 상에 층간절연막(40)이 평탄화되고, 상기 층간절연막(40)의 일부분에 상기 금속 배선(31)의 상부면을 노출시키기 위한 비아홀(41)이 형성되고, 상기 비아홀(41)의 측면부 및 상기 노출된 금속 배선(31)의 상부면에 장벽 금속층(50)이 형성되고, 상기 비아홀(41) 내에 텅스텐 플러그(60)가 매립되며 상기 층간절연막(40)과 함께 화학기계연마공정에 의해 평탄화를 이루고, 상기 텅스텐 플러그(60) 및 상기 층간절연막(40) 상에 각각 금속 배선(71),(73)이 일정 간격을 두고 이격하며 배치된다. 여기서, 상기 층간절연막(40)은 고밀도 플라즈마(High Density Plasma: HDP) 공정에 의해 적층된 절연막, 예를 들어 미도핑 실리케이트 글래스(Undoped Silicate Glass: USG) 막과, 상기 USG막 상에 고밀도 플라즈마 공정에 의해 적층된 저 유전율의 절연막, 예를 들어 플로린 실리케이트 글래스(Fluorine Silicate Glass: FSG)막으로 구성된다. 상기 FSG막은 일반적으로 플로린(Fluorine)의 농도가 높을수록 유전율이 낮아지나 플로린의 농도가 높을수록 수분과의 결합도가 증가하여 금속배선의 부식을 일으키는 트레이드오프(trade off)가 존재한다. 따라서, 유전율이 비교적 낮은 3.5 정도의 FSG막이 통상적으로 사용된다. 또한, 상기 층간절연막(40)은 상기 FSG막의 플로린에 의한 금속 배선의 손상을 방지하기 위해 상기 FSG막 상에 별도의 산화막을 추가로 적층하는 것이 바람직하다.In the conventional semiconductor device, as shown in FIG. 1, the planarized insulating film 20 is formed on the semiconductor substrate 10, and the metal wires 31 and 33 form a predetermined gap on the insulating film 20. Spaced apart from each other, the interlayer insulating film 40 is planarized on the metal wires 31 and 33 and the insulating film 20, and an upper portion of the metal wire 31 is disposed on a portion of the interlayer insulating film 40. A via hole 41 is formed to expose a surface, a barrier metal layer 50 is formed on a side surface of the via hole 41 and an upper surface of the exposed metal wire 31, and a tungsten plug is formed in the via hole 41. 60 is embedded and planarized together with the interlayer insulating film 40 by a chemical mechanical polishing process, and metal wires 71 and 73 are respectively formed on the tungsten plug 60 and the interlayer insulating film 40. They are spaced apart at regular intervals. Here, the interlayer insulating film 40 may be an insulating film stacked by a high density plasma (HDP) process, for example, an undoped silicate glass (USG) film, and a high density plasma process on the USG film. An insulating film of low dielectric constant, for example, a Florin Silicate Glass (FSG) film, laminated by In general, the FSG film has a lower dielectric constant as the concentration of fluorine is higher, but there is a trade-off that causes corrosion of metal wiring due to an increase in the degree of bonding with moisture as the concentration of fluorine is increased. Therefore, an FSG film of about 3.5 having a relatively low dielectric constant is usually used. In addition, the interlayer insulating film 40 may be further laminated with a separate oxide film on the FSG film in order to prevent damage to the metal wiring by the florin of the FSG film.
한편, 상기 반도체 기판(10)에는 반도체 소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다.On the other hand, it is apparent that the semiconductor substrate 10 is formed with a source / drain diffusion layer, a gate oxide film, a gate electrode, an interlayer insulating film, and the like for the semiconductor device in advance.
그런데, 종래에는 상기 텅스텐막이 화학기계연마공정에 의해 연마됨으로써 상기 층간절연막(40)과 평탄화를 이루고 나면, 상기 텅스텐 플러그(60)가 상기 비아홀(41) 내에만 형성되고 상기 비아홀(41) 외측의 상기 층간절연막(40)의 표면 상에 텅스텐막과 장벽 금속층의 잔존물이 전혀 없어야 한다.In the related art, after the tungsten film is polished by a chemical mechanical polishing process to planarize the interlayer insulating film 40, the tungsten plug 60 is formed only in the via hole 41, and is formed outside the via hole 41. There should be no residues of the tungsten film and the barrier metal layer on the surface of the interlayer insulating film 40.
그러나, 종래에는 상기 층간절연막(40)이 고밀도 플라즈마 산화막과 기타 산화막으로 구성되기 때문에 화학기계연마공정에 의해 평탄화되고 나면, 상기 층간절연막(40)의 표면에 스크래치(43)가 발생하기 쉽다.However, conventionally, since the interlayer insulating film 40 is composed of a high density plasma oxide film and other oxide films, scratches are likely to occur on the surface of the interlayer insulating film 40 after being planarized by a chemical mechanical polishing process.
이로써, 상기 스크래치(43) 내에 장벽 금속층(50) 및 상기 텅스텐막이 형성되므로 상기 화학기계연마공정에 의해 상기 비아홀(41) 외측의 층간절연막(40)의표면 상에 위치한 텅스텐막과 장벽 금속층이 전부 제거되더라도 상기 스크래치(43)에 상기 텅스텐막과 장벽 금속층의 잔존물(61)이 남게 된다. 그 결과, 상기 스크래치(43)가 상기 비아홀(41)이 형성될 영역 일부에 형성되는 경우, 상기 잔존물(61)은 상기 층간절연막(40) 상의 금속 배선(71),(73)을 전기적으로 서로 연결시키는 브리지 현상을 유발시키고 나아가 반도체소자의 수율 저하를 가져온다.Thus, since the barrier metal layer 50 and the tungsten film are formed in the scratch 43, the tungsten film and the barrier metal layer located on the surface of the interlayer insulating film 40 outside the via hole 41 are all formed by the chemical mechanical polishing process. Even if it is removed, a residue 61 of the tungsten film and the barrier metal layer remains on the scratch 43. As a result, when the scratch 43 is formed in a part of the region where the via hole 41 is to be formed, the residue 61 electrically connects the metal wires 71 and 73 on the interlayer insulating film 40 to each other. It causes the bridge phenomenon to connect and further reduces the yield of the semiconductor device.
더욱이, 상기 화학기계연마공정에 의한 스크래치의 발생을 방지하기가 쉽지 않으며, 특히, 마이크로 스크래치의 발생을 방지하기가 거의 불가능하다. 상기 마이크로 스크래치가 현재까지 아무런 문제를 일으키지 않았으나 상기 설계룰이 현재보다 더욱 축소되면, 향후에는 금속 배선의 불량을 유발시키는 등 심각한 문제점으로 대두될 것이다.Moreover, it is not easy to prevent the occurrence of scratches by the chemical mechanical polishing process, and in particular, it is almost impossible to prevent the occurrence of micro scratches. Although the micro scratch has not caused any problem until now, if the design rule is further reduced than the present, it will become a serious problem in the future, causing a defect in the metal wiring.
따라서, 본 발명의 목적은 화학기계연마공정에 의해 스크래치가 층간절연막에 발생하더라도 상기 층간절연막 상에 형성되는 금속 배선의 브리지 현상을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device which prevents the bridge phenomenon of metal wiring formed on the interlayer insulating film even if scratches are generated in the interlayer insulating film by a chemical mechanical polishing process.
본 발명의 다른 목적은 수율 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to prevent a yield decrease.
도 1은 종래 기술에 의한 반도체소자의 금속 배선간의 브리지(Bridge)를 설명하기 위한 단면 구조도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional structural view for explaining a bridge between metal wirings of a semiconductor device according to the prior art.
도 2 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.2 to 7 is a cross-sectional process diagram showing a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판 상에 하부 금속 배선을 형성한 후 상기 반도체 기판 상에 층간절연막을 적층하고 상기 층간절연막을 화학기계연마공정에 의해 평탄화하는 단계;Forming a lower metal wiring on the semiconductor substrate, then laminating an interlayer insulating film on the semiconductor substrate and planarizing the interlayer insulating film by a chemical mechanical polishing process;
상기 층간절연막의 표면 일부분에 발생하는 스크래치를 메우기 위해 상기 층간절연막과 평탄화를 이루며 상기 스크래치에 절연막을 형성하는 단계;Forming an insulating film on the scratch while making planarity with the interlayer insulating film so as to fill a portion of the surface of the interlayer insulating film;
상기 층간절연막의 일부분에 상기 하부 금속 배선의 일부를 노출시키기 위한 콘택홀을 형성하는 단계;Forming a contact hole in a portion of the interlayer insulating layer to expose a portion of the lower metal wire;
상기 콘택홀 내에 텅스텐 플러그를 형성하는 단계; 및Forming a tungsten plug in the contact hole; And
상기 층간절연막 상에 상기 텅스텐 플러그와의 전기적 연결을 위한 금속 배선을 비롯한 금속배선들을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming metal wires on the interlayer insulating layer, including metal wires for electrical connection with the tungsten plug.
바람직하게는, 상기 스크래치를 메우는 상기 절연막을 스핀 온 글래스 막으로 형성할 수 있다. 또한, 상기 스핀 온 글래스 막을 100∼5000Å의 두께로 코팅하고, 200∼500℃의 온도에서 열처리하는 것이 바람직하다.Preferably, the insulating film filling the scratch may be formed of a spin on glass film. In addition, it is preferable to coat the spin-on glass film to a thickness of 100 to 5000 kPa and heat-treat at a temperature of 200 to 500 ° C.
바람직하게는, 상기 스크래치에 절연막을 형성하는 단계는Preferably, forming an insulating film on the scratch
상기 스크래치에 스핀 온 글래스 막을 형성하는 단계 및Forming a spin on glass film on the scratch; and
상기 스핀 온 글래스 막과 상기 층간절연막 상에 상기 스핀 온 글래스 막의 보호막을 적층하는 단계를 포함할 수 있다.And laminating a protective film of the spin on glass film on the spin on glass film and the interlayer insulating film.
바람직하게는, 상기 보호막을 산화막으로 형성하는 것이 가능하다.Preferably, the protective film can be formed of an oxide film.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.2 to 6 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 실리콘 기판 상에 화학기상증착법에 의해 금속 배선의 하지층인 산화막(20)과 같은 절연막을 두꺼운 두께로 적층한다. 여기서, 상기 반도체 기판(10)에는 반도체소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다. 상기 산화막(20)의 적층이 완료되고 나면, 상기 산화막(20) 상에 일정 간격을 두고 이격하며 나란히 배치된 하층의 금속 배선(31),(33)의 패턴을 형성한다.Referring to FIG. 2, first, an insulating film such as an oxide film 20, which is an underlayer of metal wiring, is laminated on a semiconductor substrate 10, for example, a silicon substrate, by a chemical vapor deposition method. Here, it is apparent that the semiconductor substrate 10 is formed with a source / drain diffusion layer, a gate oxide film, a gate electrode, and an interlayer insulating film for a semiconductor device in advance. After the stacking of the oxide film 20 is completed, the patterns of the lower metal wires 31 and 33 spaced apart from each other by a predetermined interval are formed on the oxide film 20.
그런 다음, 상기 금속 배선(31),(33)을 포함한 상기 산화막(20) 상에 층간절연막(40)을 적층한다. 이를 좀 더 상세히 언급하면, 상기 금속 배선(31),(33)을 포함한 상기 산화막(20) 상에 HDP 공정에 의해 예를 들어 USG막과 FSG막을 순차적으로 적층하여 층간절연막(40)을 위한 산화막(45)을 형성한다. 이어서, 상기 FSG막의 플로린에 의한 금속 배선의 손상을 방지하기 위해 상기 층간절연막(45) 상에 저압 화학기상증착공정에 의해 산화막(47)을 추가로 적층한다. 이때, 상기 산화막(47)의 토폴로지가 열악하므로 상기 층간절연막(40)에 비아홀을 형성하기 위한 사진공정의 용이함을 위해 상기 층간절연막(40)의 평탄화가 필요하다.Then, an interlayer insulating film 40 is laminated on the oxide film 20 including the metal wires 31 and 33. In more detail, an oxide film for the interlayer insulating film 40 is formed by sequentially stacking, for example, a USG film and an FSG film on the oxide film 20 including the metal wires 31 and 33 by an HDP process. Form 45. Subsequently, an oxide film 47 is further laminated on the interlayer insulating film 45 by a low pressure chemical vapor deposition process in order to prevent damage to the metal wiring due to florin of the FSG film. At this time, since the topology of the oxide film 47 is poor, the interlayer insulating film 40 needs to be planarized in order to facilitate the photolithography process for forming the via hole in the interlayer insulating film 40.
도 3을 참조하면, 상기 층간절연막(40)의 적층이 완료되고 나면, 화학기계연마공정을 이용하여 상기 층간절연막(40)의 표면을 연마함으로써 상기 층간절연막(40)의 표면을 평탄화시킨다. 이때, 층간절연막(40)의 표면 일부분에 스크래치(43)가 발생하는 경우가 발생한다.Referring to FIG. 3, after the lamination of the interlayer insulating film 40 is completed, the surface of the interlayer insulating film 40 is planarized by polishing the surface of the interlayer insulating film 40 using a chemical mechanical polishing process. At this time, a scratch 43 occurs in a part of the surface of the interlayer insulating film 40.
도 4를 참조하면, 상기 층간절연막(40)의 평탄화가 완료되고 나면, 통상적인 스핀코팅방법을 이용하여 상기 층간절연막(40) 상에 상기 스크래치(43)를 메우는 절연막, 예를 들어 SOG(Spin On Glass)막(80)을 100∼5000Å의 얇은 두께로 코팅한다. 이때, 상기 스크래치(43) 외측의 층간절연막(40) 상에 SOG막이 존재하지 않는 것이 바람직한데, 이는 도 5의 후속 공정에서 콘택홀(91)을 형성하였을 때 상기 콘택홀(91)의 측면에 상기 SOG막이 노출되지 않도록 하기 위함이다.Referring to FIG. 4, after the planarization of the interlayer insulating film 40 is completed, an insulating film filling the scratch 43 on the interlayer insulating film 40 by using a conventional spin coating method, for example, SOG (Spin). On Glass) film 80 is coated with a thin thickness of 100 ~ 5000Å. At this time, it is preferable that no SOG film exists on the interlayer insulating film 40 outside the scratch 43, which is formed on the side of the contact hole 91 when the contact hole 91 is formed in a subsequent process of FIG. 5. This is to prevent the SOG film from being exposed.
이어서, 상기 SOG막(80)을 200∼500℃의 온도에서 열처리공정, 예를 들어 급속 어닐링(Rapid Thermal Annealing: RTA), 급속 열처리(Rapid Thermal Processing: RTP), 퍼니스(Furnace)에서의 어닐링, 이빔 소성(E-Beam Curing)에 의해 소성시킴으로써 상기 SOG막(80)을 안정화시킨다.Subsequently, the SOG film 80 is heat treated at a temperature of 200 to 500 ° C., for example, Rapid Thermal Annealing (RTA), Rapid Thermal Processing (RTP), Annealing in Furnace, The SOG film 80 is stabilized by firing by E-Beam Curing.
여기서, 상기 SOG막(80)을 비교적 두꺼운 두께로 코팅한 경우, 상기 SOG막(80)을 에치백공정에 의해 상기 스크래치(43) 외측의 층간절연막(40) 상에 존재하는 SOG막을 완전히 제거하는 것이 바람직하다. 상기 SOG막(80)용 화합물로는 유기물 또는 무기물을 사용하는 것이 가능하다.In this case, when the SOG film 80 is coated with a relatively thick thickness, the SOG film 80 is completely removed from the interlayer insulating film 40 outside the scratch 43 by an etch back process. It is preferable. As the compound for the SOG film 80, it is possible to use an organic material or an inorganic material.
그런 다음, 상기 SOG막(80) 상에 보호막으로서 d-TEOS나 SiH4산화막과 같은 산화막(90)을 적층하나, 상기 산화막(80)의 적층 공정은 선택적으로 실시할 수 있다. 한편, 상기 SOG막(80)과 산화막(90)의 형성은 상기 스크래치(43) 내의 텅스텐층 잔존물로 인하여 상기 산화막(90) 상에 형성될 금속 배선들이 브리지 현상을 일으키는 것을 방지하기 위함이다.Then, an oxide film 90 such as a d-TEOS or SiH 4 oxide film is laminated on the SOG film 80 as a protective film, but the lamination process of the oxide film 80 may be selectively performed. Meanwhile, the SOG film 80 and the oxide film 90 are formed to prevent the metal wires to be formed on the oxide film 90 from causing a bridge phenomenon due to the remaining tungsten layer in the scratch 43.
도 5를 참조하면, 상기 산화막(90)의 적층이 완료되고 나면, 사진식각공정을 이용하여 상기 금속 배선(31)의 콘택홀(91)을 위한 영역의 산화막(90)과 층간절연막(40)을 상기 금속 배선(31)의 일부분이 노출될 때까지 선택적으로 식각한다. 이때, 상기 콘택홀(91)의 측면에 상기 SOG막(80)이 노출되지 않는 것이 바람직하다.Referring to FIG. 5, after the deposition of the oxide film 90 is completed, the oxide film 90 and the interlayer insulating film 40 in the region for the contact hole 91 of the metal wiring 31 are formed by using a photolithography process. Is selectively etched until a portion of the metal wire 31 is exposed. In this case, it is preferable that the SOG film 80 is not exposed to the side surface of the contact hole 91.
도 6을 참조하면, 상기 콘택홀(91)의 형성이 완료되고 나면, 스퍼터링공정을 이용하여 상기 콘택홀(91)의 저면과 측면 및 상기 콘택홀(91) 외측의 상기 산화막(90)의 표면 상에 장벽 금속층(50)인 Ti/TiN막을 적층한다. 그런 다음, 상기 콘택홀(91) 내에 텅스텐 플러그(60)를 형성하기 위한 텅스텐층을 메우기 위해 상기 장벽 금속층(50) 상에 상기 텅스텐층을 두껍게 적층한다.Referring to FIG. 6, after formation of the contact hole 91 is completed, a bottom surface and a side surface of the contact hole 91 and a surface of the oxide film 90 outside the contact hole 91 using a sputtering process. A Ti / TiN film, which is a barrier metal layer 50, is laminated on it. Then, the tungsten layer is thickly stacked on the barrier metal layer 50 to fill the tungsten layer for forming the tungsten plug 60 in the contact hole 91.
이어서, 화학계연마공정을 이용하여 상기 텅스텐층과 상기 장벽 금속층을 연마함으로써 상기 콘택홀(91) 내에만 장벽 금속층(50)과 텅스텐 플러그(60)를 형성하고 상기 콘택홀(91) 외측의 산화막(90)의 표면 상에 위치한 장벽 금속층(50)과 텅스텐 플러그(60)를 완전히 제거한다. 따라서, 상기 콘택홀(91) 내의 텅스텐 플러그(60)가 상기 콘택홀(91) 외측의 산화막(90)과 평탄화를 이룬다.Subsequently, the tungsten layer and the barrier metal layer are polished using a chemical polishing process to form the barrier metal layer 50 and the tungsten plug 60 only in the contact hole 91 and to form an oxide film outside the contact hole 91. The barrier metal layer 50 and the tungsten plug 60 located on the surface of 90 are completely removed. Therefore, the tungsten plug 60 in the contact hole 91 is planarized with the oxide film 90 outside the contact hole 91.
도 7을 참조하면, 상기 텅스텐 플러그(60)의 형성이 완료되고 나면, 상기 산화막(90) 상에 텅스텐 플러그(60)와의 전기적 연결을 위한 상층의 금속 배선(71)을 비롯하여 금속 배선(73)을 함께 형성한다.Referring to FIG. 7, after the formation of the tungsten plug 60 is completed, the metal wiring 73 including the upper metal wiring 71 for electrical connection with the tungsten plug 60 on the oxide film 90. Form together.
따라서, 본 발명은 콘택홀이 형성된 층간절연막에 화학기계연마공정에 의해 스크래치가 발생하더라도 상기 스크래치에 SOG막을 채워줌으로써 상기 콘택홀에 텅스텐 플러그를 형성할 때 상기 스크래치에 텅스텐 재질의 잔존물이 전혀 남지 않는다. 그 결과, 본 발명은 상기 스크래치 내의 텅스텐 잔존물로 인한 상기 층간절연막 상의 금속 배선간의 브리지 현상을 방지할 수 있다.Accordingly, in the present invention, even when a scratch occurs in the interlayer insulating film having the contact hole formed by a chemical mechanical polishing process, the tungsten plug remains in the scratch when the tungsten plug is formed in the contact hole by filling the SOG film in the scratch. . As a result, the present invention can prevent the bridge phenomenon between the metal wires on the interlayer insulating film due to the tungsten residue in the scratch.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 층간절연막을 화학기계연마공정에 의해 평탄화할 때 상기 층간절연막의 표면 일부분에 스크래치가 발생하더라도 상기 층간절연막의 스크래치에 SOG막을 코팅하고, 상기 SOG막과 상기 층간절연막 상에 산화막을 추가로 적층한다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, when the interlayer insulating film is planarized by a chemical mechanical polishing process, even if a scratch occurs on a part of the surface of the interlayer insulating film, the SOG film is coated on the scratch of the interlayer insulating film. And further depositing an oxide film on the SOG film and the interlayer insulating film.
따라서, 본 발명은 후속의 텅스텐 플러그 공정이 진행되더라도 상기 스크래치에 텅스텐 잔존물이 남는 것을 방지할 수 있고, 상기 텅스텐 잔존물로 인한 상기 층간절연막 상의 금속배선간의 브리지 현상을 방지할 수 있다. 그 결과, 반도체소자의 수율 저하가 방지될 수 있다.Therefore, the present invention can prevent tungsten residues from remaining in the scratch even when a subsequent tungsten plug process is performed, and can prevent a bridge phenomenon between metal wirings on the interlayer insulating film due to the tungsten residues. As a result, a decrease in yield of the semiconductor device can be prevented.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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