KR20030048207A - Method for preventing pollution in back side grinding of wafer - Google Patents
Method for preventing pollution in back side grinding of wafer Download PDFInfo
- Publication number
- KR20030048207A KR20030048207A KR1020010078074A KR20010078074A KR20030048207A KR 20030048207 A KR20030048207 A KR 20030048207A KR 1020010078074 A KR1020010078074 A KR 1020010078074A KR 20010078074 A KR20010078074 A KR 20010078074A KR 20030048207 A KR20030048207 A KR 20030048207A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- scribe line
- contamination
- polishing
- die
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000011856 silicon-based particle Substances 0.000 claims abstract description 27
- 238000005498 polishing Methods 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000011109 contamination Methods 0.000 claims description 30
- 230000001681 protective effect Effects 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 6
- 239000002195 soluble material Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000002161 passivation Methods 0.000 abstract description 3
- 239000007864 aqueous solution Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000004941 influx Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
본 발명은 반도체 제조 공정에 관한 것으로, 보다 상세하게는, 실리콘 웨이퍼의 후면 연마시에 실리콘 파티클에 의한 오염이 발생되는 것을 방지하기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process, and more particularly, to a method for preventing contamination caused by silicon particles during backside polishing of a silicon wafer.
주지된 바와 같이, 반도체 소자의 제조 공정을 완료한 후에는 반도체 제품을 완성하기 위한 전처리 단계로서 실리콘 웨이퍼의 후면을 연마하고, 그런다음, 각각의 다이(die)로 분리되도록 실리콘 웨이퍼를 절단(sawing)하게 된다.As is well known, after completing the manufacturing process of the semiconductor device, the backside of the silicon wafer is polished as a pretreatment step for completing the semiconductor product, and then sawing the silicon wafer to be separated into respective dies. )
상기 실리콘 웨이퍼의 후면을 연마할 때, 통상의 방법에서는 수용액에 담겨진 상태로 진행하며, 특히, 반도체 소자를 오염으로부터 보호하기 위해 실리콘 웨이퍼의 전면(前面)을 웨이퍼 테이프로 밀봉하고 있다.When polishing the back surface of the silicon wafer, the conventional method proceeds in the state immersed in an aqueous solution, and in particular, the front surface of the silicon wafer is sealed with wafer tape in order to protect the semiconductor element from contamination.
도 1은 종래 기술에 따른 실리콘 웨이퍼의 후면 연마를 설명하기 위한 도면으로서, 도시된 바와 같이, 수 개의 다이들로 구성된 실리콘 웨이퍼(10)의 전면 상에는 후면 연마시에 오염으로부터 웨이퍼를 보호하기 위해 웨이퍼 테이프(30)가 부착되며, 이러한 상태에서 실리콘 웨이퍼(10)의 후면이 연마된다.FIG. 1 is a view for explaining backside polishing of a silicon wafer according to the prior art, and as shown, on the front surface of a silicon wafer 10 composed of several dies, the wafer is protected from contamination during backside polishing. The tape 30 is attached, and in this state, the back surface of the silicon wafer 10 is polished.
도 1에서, 미설명된 도면부호 20은 반도체 제조 공정의 최종 단계에서 소자 내부를 보호하기 위해 형성된 보호막으로서, 통상, 외부 회로와의 전기적 연결 단자인 패드(2)를 노출시키도록 형성된다. 아울러, 상기 보호막(20)은 패드(2)를 제외한 다이 영역만을 덮도록 형성된다.In FIG. 1, reference numeral 20, which is not described, is a protective film formed to protect the inside of the device in the final stage of the semiconductor manufacturing process, and is typically formed to expose the pad 2, which is an electrical connection terminal with an external circuit. In addition, the passivation layer 20 is formed to cover only the die region excluding the pad 2.
그러나, 종래 기술에 따라 실리콘 웨이퍼의 후면을 연마할 경우에는 실리콘 파티클(silicon paticle)에 의해 패드 오염이 발생됨으로써 수율 저하가 초래된다.However, when polishing the back surface of a silicon wafer according to the prior art, pad contamination is caused by silicon particles, resulting in a decrease in yield.
자세하게, 종래의 노광 공정은 분할 방식으로 수행되며, 특히, 중복 노광에 의한 결함 발생을 방지하고자 크롬으로 처리된 가상 스크라이브 라인이 구비된 노광 마스크를 사용하여 수행하며, 아울러, 더 많은 네트 다이(net die)의 확보를 위해 웨이퍼의 가장자리 부분에 대해서는 더미 샷(dummy shot)을 추가 수행한다.In detail, the conventional exposure process is carried out in a split manner, in particular using an exposure mask equipped with a virtual scribe line treated with chromium in order to prevent the occurrence of defects due to overlapping exposures, as well as more net dies. In order to secure a die, a dummy shot is additionally performed on the edge of the wafer.
그런데, 이러한 상태의 실리콘 웨이퍼의 후면을 수용액 내에서 연마할 경우에는, 도 1에 도시된 실리콘 웨이퍼 구조에서, 보호막(20)이 패드(2)를 제외한 다이 영역만을 덮도록 형성될 뿐, 웨이퍼의 스크라이브 라인(3)을 덮지 않도록 형성된 것과 관련하여, 실리콘 웨이퍼(10)의 전면 방향에 대해서는 웨이퍼 테이프(30)에 의해 오염이 방지되지만, 스크라이브 라인의 단부가 외부로 노출된 것과 관련하여, 도 2에 도시된 바와 같이, 상기 스크라이브 라인(2)으로 실리콘 파티클이 유입되는 현상이 발생된다.By the way, when the back surface of the silicon wafer in this state is polished in the aqueous solution, in the silicon wafer structure shown in Fig. 1, the protective film 20 is formed so as to cover only the die region excluding the pad 2, Concerning that it is formed so as not to cover the scribe line 3, contamination is prevented by the wafer tape 30 with respect to the front direction of the silicon wafer 10, but with respect to the end of the scribe line exposed to the outside, Fig. 2 As shown in FIG. 2, silicon particles flow into the scribe line 2.
이 결과, 이렇게 유입된 실리콘 파티클이 보호막과 웨이퍼 테이프간의 접촉면을 뚫고 다이(1)의 패드(2)에 유입되어 상기 패드(2)의 오염을 발생시키게 되며, 그래서, 상기 패드(2)의 오염에 기인하여 수율 저하가 초래된다.As a result, the silicon particles thus introduced penetrate the contact surface between the protective film and the wafer tape and enter the pad 2 of the die 1 to cause contamination of the pad 2, so that the pad 2 is contaminated. Due to this, a decrease in yield is caused.
도 3은 실리콘 파티클에 의해 패드 오염이 발생되기 쉬운 다이를 보여주는 웨이퍼 맵으로서, 도시된 바와 같이, 실리콘 웨이퍼(10)를 사각 형상으로 보았을 때, 각 모서리에 배치된 다이들(1a)에서 패드 오염이 발생되기 쉽다.FIG. 3 is a wafer map showing a die prone to pad contamination by silicon particles. As shown, when the silicon wafer 10 is viewed in a square shape, pad contamination is observed at dies 1a disposed at each corner. This is easy to occur.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 실리콘 웨이퍼의 후면 연마시에 발생되는 실리콘 파티클에 의한 오염을 방지할 수 있는 실리콘 웨이퍼 후면 연마시의 오염 방지방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to provide a method for preventing contamination during silicon wafer backside polishing that can prevent contamination by silicon particles generated during backside polishing of a silicon wafer. There is this.
도 1은 종래의 웨이퍼 후면 연마를 설명하기 위한 도면.1 is a view for explaining a conventional wafer back polishing.
도 2는 실리콘 파티클에 의한 오염 발생이 쉬운 다이를 도시한 도면.FIG. 2 shows a die that is susceptible to contamination by silicon particles; FIG.
도 3은 실리콘 파티클 오염을 보여주는 사진.3 is a photograph showing silicon particle contamination.
도 4는 본 발명의 실시예에 따른 웨이퍼 후면 연마시의 오염 방지방법을 설명하기 위한 사진.Figure 4 is a photograph for explaining a contamination prevention method when polishing the back of the wafer according to an embodiment of the present invention.
도 5는 본 발명의 다른 실시예에 따른 실리콘 웨이퍼 후면 연마시의 오염 방지방법을 설명하기 위한 도면.5 is a view for explaining a method of preventing contamination during polishing of a silicon wafer back surface according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1,1a : 다이 2 : 패드1,1a: die 2: pad
3 : 스크라이브 라인 10 : 웨이퍼3: scribe line 10: wafer
20 : 보호막 30 : 웨이퍼 테이프20: protective film 30: wafer tape
40 : 더미 패턴40: dummy pattern
상기와 같은 목적을 달성하기 위한 본 발명의 방법은, 스크라이브 라인에 의해 구획된 수 개의 다이들로 구성되며 각 다이 상에는 패드를 노출시키도록 보호막이 형성된 실리콘 웨이퍼에 대해 그의 전면(前面) 상에 웨이퍼 테이프를 부착시킨 상태로 그의 후면을 연마할 때 발생되는 실리콘 파티클에 의한 상기 패드 오염을 방지하기 위한 방법에 있어서, 상기 패드 오염이 발생되기 쉬운 웨이퍼 가장자리의 다이에 인접하는 스크라이브 라인 상에, 상기 스크라이브 라인을 통한 실리콘 파티클의 유입이 억제되도록, 상기 보호막의 형성시에 더미 패턴(dummy pattern)을 함께 구비시키는 것을 특징으로 한다. 여기서, 본 발명의 방법은 상기 더미 패턴을 스크라이브 라인의 내측부 또는 교차부 상에 소정 형상 및 크기로, 바람직하게, 100㎛ 이하 크기의 오목 또는 볼록 형상으로 구비시키거나, 또는, 스크라이브 라인의 단부에 구비시킨다.The method of the present invention for achieving the above object comprises a wafer on its front face with respect to a silicon wafer consisting of several dies separated by a scribe line and having a protective film formed thereon to expose a pad on each die. A method for preventing the pad contamination by silicon particles generated when polishing a back surface thereof with a tape attached, the scribe on a scribe line adjacent to a die of a wafer edge where the pad contamination is likely to occur. In order to suppress the influx of silicon particles through the line, a dummy pattern is provided together with the protective film. Here, the method of the present invention is provided with the dummy pattern in a predetermined shape and size on the inner side or the intersection of the scribe line, preferably in a concave or convex shape having a size of 100 μm or less, or at the end of the scribe line. Equipped.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 방법은, 스크라이브 라인에 의해 구획된 수 개의 다이들로 구성되며 각 다이 상에는 패드를 노출시키도록 보호막이 형성된 실리콘 웨이퍼에 대해 그의 전면(前面) 상에 웨이퍼 테이프를 부착시킨 상태로 그의 후면을 연마할 때 발생되는 실리콘 파티클에 의한 상기 패드 오염을 방지하기 위한 방법에 있어서, 상기 웨이퍼 테이프는, 스크라이브 라인을 통한 실리콘 파티클의 유입이 억제되도록, 단차에 따라 매립이 가능하여 상기 스크라이브 라인 상에도 부착되는 재질로 이루어지도록 하는 것을 특징으로 한다. 여기서, 상기 웨이퍼 테이프는 포토레지스트와 같은 지용성 물질로 구성한다.In addition, another method of the present invention for achieving the above object consists of several dies partitioned by scribe lines, the front side of which is a protective film formed on each die to expose a pad. A method for preventing the pad contamination by silicon particles generated when polishing a back surface thereof with a wafer tape attached on the wafer, wherein the wafer tape is stepped so that the inflow of silicon particles through the scribe line is suppressed. It is possible to be buried in accordance with the characterized in that made of a material that is also attached on the scribe line. Here, the wafer tape is composed of a fat-soluble material such as a photoresist.
본 발명에 따르면, 보호막의 형성시에 웨이퍼의 스크라이브 라인에 소정 크기의 패턴을 삽입시키거나, 또는, 스크라이브 라인의 단부를 막음으로써, 웨이퍼의 후면 연마시에 상기 스크라이브 라인을 통한 실리콘 파티클의 유입을 방지할 수 있으며, 그래서, 웨이퍼의 후면 연마에 기인하는 수율 저하를 방지할 수 있다.According to the present invention, by introducing a pattern of a predetermined size into the scribe line of the wafer at the time of forming the protective film, or by blocking the end of the scribe line, the inflow of silicon particles through the scribe line during the back polishing of the wafer is prevented. It is possible to prevent, and thus, to lower the yield due to backside polishing of the wafer.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 실시예에 따른 웨이퍼 후면 연마시의 오염 방지방법을 설명하기 위한 도면이다.4 is a view for explaining a method for preventing contamination during wafer backside polishing according to an embodiment of the present invention.
도시된 바와 같이, 본 발명은 수용액 내에서의 실리콘 웨이퍼의 후면 연마시에 발생되는 실리콘 파티클에 의한 패드 오염을 방지하기 위해 스크라이브 라인 상에 소정 크기 및 형상으로 더미 패턴(dummy pattern : 40)을 구비시킨다.As shown, the present invention includes a dummy pattern 40 having a predetermined size and shape on a scribe line to prevent pad contamination by silicon particles generated during backside polishing of a silicon wafer in an aqueous solution. Let's do it.
상기 더미 패턴(40)은, 바람직하게, 보호막과 동일 재질로 이루어지며, 아울러, 다이(1)의 패드(2) 및 스크라이브 라인(3)의 노출을 위한 보호막의 패터닝시에 소망하는 스크라이브 라인(3)의 위치에 소망하는 크기 및 형상으로 잔류되도록 한다. 예컨데, 본 발명은 더미 패턴(40)을 웨이퍼 내측의 스크라이브 라인(3)의 소정 부분들 상에, 특히, 스크라이브 라인(3)의 교차부에 100㎛ 이하 크기를 갖으면서, 오목 또는 볼록 형상을 갖도록 구비시킨다.The dummy pattern 40 is preferably made of the same material as that of the protective film, and at the same time, a desired scribe line is formed during patterning of the protective film for exposing the pad 2 and the scribe line 3 of the die 1. Allow to remain in the desired size and shape in the position of 3). For example, the present invention provides a concave or convex shape while the dummy pattern 40 has a size of 100 μm or less on predetermined portions of the scribe line 3 inside the wafer, particularly at the intersection of the scribe line 3. It is equipped to have.
이와 같은 웨이퍼 구조에 따르면, 수용액 내에서 웨이퍼의 후면을 연마할 경우, 실리콘 파티클이 스크라이브 라인으로 유입되기는 하지만, 이렇게 유입된 실리콘 파티클이 더미 패턴에 의해 차단됨으로써, 더 이상 웨이퍼 내부로 유입되지 못하며, 그래서, 실리콘 파티클에 의한 패드 오염은 방지된다.According to such a wafer structure, when polishing the back side of the wafer in an aqueous solution, the silicon particles are introduced into the scribe line, but the silicon particles thus introduced are blocked by the dummy pattern, and no longer flow into the wafer. Thus, pad contamination by silicon particles is prevented.
한편, 스크라이브 라인을 통한 실리콘 파티클의 유입을 방지할 수 있는 본 발명의 다른 실시예로서, 도 5에 도시된 바와 같이, 상기 더미 패턴(40)을 스크라이브 라인(3)의 단부에 구비시킬 수 있다.On the other hand, as another embodiment of the present invention that can prevent the inflow of silicon particles through the scribe line, as shown in Figure 5, the dummy pattern 40 may be provided at the end of the scribe line (3). .
여기서, 상기 더미 패턴(40)은 웨이퍼(10)의 가장자리에 소정 두께, 예컨데, 3㎜ 정도의 보호막(20)을 잔류시키는 것에 의해 얻을 수 있다.Here, the dummy pattern 40 may be obtained by leaving the protective film 20 of a predetermined thickness, for example, about 3 mm, on the edge of the wafer 10.
도시하지는 않았으나, 본 발명의 또 다른 실시예로서 보호막 형성 공정의 변경이 아닌, 웨이퍼 테이프의 재질 변경을 통해서도 실리콘 파티클에 의한 패드 오염을 방지할 수 있다.Although not shown, as another embodiment of the present invention, pad contamination by silicon particles may be prevented by changing the material of the wafer tape instead of changing the protective film forming process.
즉, 본 발명의 또 다른 실시예에서는 웨이퍼 테이프를 하부층의 단차에도 불구하고 하부층을 평탄화시킬 수 있는 물질인 포토레지스트와 같은 지용성 물질로 구성한다. 이 경우, 상기 웨이퍼 테이프가 단차를 따라 스크라이브 라인 상에도 매립됨으로써, 웨이퍼의 후면 연마시에 상기 스크라이브 라인을 통한 실리콘 파티클의 유입은 억제되며, 결국, 패드 오염 발생이 방지된다.That is, in another embodiment of the present invention, the wafer tape is made of a fat-soluble material such as photoresist, which is a material capable of flattening the lower layer despite the step difference of the lower layer. In this case, the wafer tape is also embedded on the scribe line along the step, thereby preventing the inflow of silicon particles through the scribe line during backside polishing of the wafer, thereby preventing pad contamination.
이상에서와 같이, 본 발명은 웨이퍼의 후면 연마시에 패드 오염이 발생되기 쉬운 다이에 인접하는 스크라이브 라인 부분에 파티클 유입 억제가 가능한 더미 패턴을 구비시킴으로써, 실리콘 파티클에 의한 패드 오염을 방지할 수 있으며, 그래서, 제조수율을 향상시킬 수 있다.As described above, the present invention can prevent the pad contamination by silicon particles by providing a dummy pattern capable of suppressing particle inflow in the scribe line portion adjacent to the die which is likely to cause pad contamination when polishing the back surface of the wafer. Therefore, manufacturing yield can be improved.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010078074A KR20030048207A (en) | 2001-12-11 | 2001-12-11 | Method for preventing pollution in back side grinding of wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010078074A KR20030048207A (en) | 2001-12-11 | 2001-12-11 | Method for preventing pollution in back side grinding of wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030048207A true KR20030048207A (en) | 2003-06-19 |
Family
ID=29574162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010078074A KR20030048207A (en) | 2001-12-11 | 2001-12-11 | Method for preventing pollution in back side grinding of wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030048207A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101027844B1 (en) * | 2003-10-24 | 2011-04-07 | 크로스텍 캐피탈, 엘엘씨 | Fabricating method for image sensor including wafer back grinding |
| US12009297B2 (en) | 2020-12-17 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor package |
-
2001
- 2001-12-11 KR KR1020010078074A patent/KR20030048207A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101027844B1 (en) * | 2003-10-24 | 2011-04-07 | 크로스텍 캐피탈, 엘엘씨 | Fabricating method for image sensor including wafer back grinding |
| US12009297B2 (en) | 2020-12-17 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6887771B2 (en) | Semiconductor device and method for fabricating the same | |
| US4374915A (en) | High contrast alignment marker for integrated circuit fabrication | |
| TW365038B (en) | A fiducial for aligning an integrated circuit die | |
| TW200805471A (en) | Method of manufacturing semiconductor device | |
| JP2005285853A (en) | Semiconductor wafer, manufacturing method thereof, and manufacturing method of semiconductor device | |
| US6174789B1 (en) | Method of dividing a compound semiconductor wafer into pellets by utilizing extremely narrow scribe regions | |
| KR20030048207A (en) | Method for preventing pollution in back side grinding of wafer | |
| US5885756A (en) | Methods of patterning a semiconductor wafer having an active region and a peripheral region, and patterned wafers formed thereby | |
| US3607267A (en) | Precision alignment of photographic masks | |
| JPH07117744B2 (en) | Dicing line formation method | |
| JPS62135837A (en) | Photomask and photoengraving method using same | |
| JPH01251631A (en) | Wafer | |
| US20020045107A1 (en) | Reticle for creating resist-filled vias in a dual damascene process | |
| KR20070006044A (en) | Method of manufacturing a pattern structure and method of manufacturing a trench using the same | |
| JPS6214440A (en) | Semiconductor wafer and segmentation thereof | |
| CN105573045B (en) | Photomask, manufacturing method of semiconductor device and semiconductor device | |
| JP2006032482A (en) | Manufacturing method of semiconductor device | |
| KR100206916B1 (en) | Pad protecting method of semiconductor chip against di water | |
| US6730608B2 (en) | Full image exposure of field with alignment marks | |
| JPS6118955A (en) | Reticle mask | |
| KR0171168B1 (en) | Exposure mask | |
| JPH07169670A (en) | Manufacture of semiconductor device | |
| KR100573275B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100801726B1 (en) | Method for forming align key and method for fabricating semiconductor device | |
| KR100734084B1 (en) | Reticle for preventing particle in back griding of semiconductor wafer and method for preventing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |