KR20030037573A - Gate Pattern Of Non-Volatile Memory Device And Method Of Forming The Same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a gate pattern of a nonvolatile memory device and a method of forming the same.
비휘발성 메모리 소자는 전원이 공급되지 않아도 저장된 정보를 유지할 수있는 반도체 장치로서, 통상적으로 절연막으로 둘러싸인 부유 전극(floating gate) 및 상기 부유 전극의 전위를 변화시키기 위한 제어 전극(control gate)을 포함한다.A nonvolatile memory device is a semiconductor device capable of retaining stored information even when power is not supplied. A nonvolatile memory device typically includes a floating gate surrounded by an insulating layer and a control gate for changing a potential of the floating electrode. .
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 공정단면도이다.1 is a process cross-sectional view illustrating a gate pattern of a nonvolatile memory device according to the prior art.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(20)이 배치된다. 상기 활성영역의 상부면에는 게이트 산화막(30)이 형성된다.Referring to FIG. 1, an isolation layer 20 defining an active region is disposed in a predetermined region of a semiconductor substrate 10. A gate oxide layer 30 is formed on the upper surface of the active region.
상기 게이트 산화막(30)이 형성된 상기 활성영역의 상부에는 부유 전극(40)이 배치된다. 상기 부유 전극(40)의 상부에는 상기 소자분리막(20) 및 상기 활성영역을 가로지르는 게이트 층간절연막 패턴(50) 및 제어 전극(60)이 차례로 배치된다. 이때, 상기 게이트 층간절연막 패턴(50)은 상기 부유 전극(40)의 측면 및 상부면을 덮는 동시에 상기 소자분리막(20)에 접촉한다.The floating electrode 40 is disposed on the active region in which the gate oxide layer 30 is formed. The device isolation layer 20, the gate interlayer insulating layer pattern 50 and the control electrode 60 that cross the active region are sequentially disposed on the floating electrode 40. In this case, the gate interlayer insulating layer pattern 50 covers the side and top surfaces of the floating electrode 40 and contacts the device isolation layer 20.
상기 부유 전극(40)에 주입된 전하의 유무에 따라 상기 비휘발성 메모리 소자의 문턱 전압(threshold voltage, Vth)이 변하며, 이러한 문턱 전압의 변화는 상기 비휘발성 메모리 소자에 저장된 정보를 판단하는데 이용된다. 따라서, 상기 비휘발성 메모리 소자의 동작 특성을 향상시키기 위해서는 상기 문턱 전압(Vth)을 효과적으로 변화시킬 수 있는 방법을 찾는 것이 필요하다.The threshold voltage (V th ) of the nonvolatile memory device changes according to the presence or absence of charge injected into the floating electrode 40, and the change of the threshold voltage is used to determine the information stored in the nonvolatile memory device. do. Accordingly, in order to improve operating characteristics of the nonvolatile memory device, it is necessary to find a method capable of effectively changing the threshold voltage V th .
이를 위한 방법으로, 상기 게이트 산화막(30)의 두께를 줄이는 방법 또는 상기 게이트 층간절연막 패턴(50)의 두께를 줄이는 방법 등이 시도되고 있다. 특히,상기 부유 전극(40)의 하부에는 상기 게이트 산화막(30)보다 얇은 두께를 갖는 터널 산화막(도시하지 않음)이 더 배치될 수도 있는데, 이러한 터널 산화막 역시 상기 문턱 전압을 효과적으로 변화시키기 위해 게이트 산화막(30)의 두께를 변화시키는 방법에 해당한다. 하지만, 현재 사용되는 터널 산화막 및 게이트 층간절연막 패턴(50)보다 더 얇은 두께로 줄이는 것은, 적어도 현재까지의 기술에선 절연 특성의 악화를 초래하므로 바람직하지 못하다.As a method for this, a method of reducing the thickness of the gate oxide film 30 or a method of reducing the thickness of the gate interlayer insulating film pattern 50 has been attempted. In particular, a tunnel oxide film (not shown) having a thickness thinner than that of the gate oxide film 30 may be further disposed below the floating electrode 40. The tunnel oxide film may also be a gate oxide film to effectively change the threshold voltage. It corresponds to the method of changing the thickness of (30). However, reducing the thickness to a thickness thinner than the tunnel oxide film and the gate interlayer insulating film pattern 50 currently used is not preferable, at least in the state of the art, since it leads to deterioration of the insulating property.
상기 문턱 전압을 효과적으로 변화시키기 위한 또다른 방법으로, 동작 전압을 증가시키는 방법이 제시된다. 하지만, 이 방법에 따를 경우 각 단위 트랜지스터 사이의 전기적 분리를 위해, 소자분리막(20)의 폭을 증가시켜야하는 문제가 발생한다. 반도체 장치의 고집적화 추세에 비춰볼 때, 상기 소자분리막(20)의 폭을 증가시키는 방법은 바람직하지 않다.As another method for effectively changing the threshold voltage, a method of increasing the operating voltage is presented. However, according to this method, a problem arises in that the width of the device isolation layer 20 needs to be increased for electrical separation between the unit transistors. In view of the trend toward higher integration of semiconductor devices, a method of increasing the width of the device isolation layer 20 is not preferable.
상기 문턱 전압을 효과적으로 변화시키기 위한 또다른 방법으로, 상기 부유 전극(40)과 상기 게이트 층간절연막 패턴(50)의 접촉 면적을 증가시키는 방법이 사용된다. 통상적으로 종래 기술에 따른 상기 부유 전극(40)은 상기 소자분리막(20)의 가장자리를 덮는데, 이는 상기한 접촉 면적을 증가시키기 위해서이다. 하지만, 더 효율적인 비휘발성 메모리 장치를 제조하기 위해, 상기 부유 전극(40)의 표면적을 더 증가시키는 것이 요구된다.As another method for effectively changing the threshold voltage, a method of increasing the contact area between the floating electrode 40 and the gate interlayer insulating film pattern 50 is used. Typically, the floating electrode 40 according to the prior art covers the edge of the device isolation layer 20 to increase the contact area. However, in order to manufacture a more efficient nonvolatile memory device, it is required to further increase the surface area of the floating electrode 40.
본 발명이 이루고자 하는 기술적 과제는 문턱 전압을 효과적으로 변화시킬 수 있는 비휘발성 메모리 소자의 게이트 패턴을 제공한다.SUMMARY The present invention provides a gate pattern of a nonvolatile memory device capable of effectively changing a threshold voltage.
본 발명이 이루고자 하는 또다른 기술적 과제는 문턱 전압을 효과적으로 변화시키는 것이 가능한 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of forming a gate pattern of a nonvolatile memory device capable of effectively changing a threshold voltage.
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 공정단면도이다.1 is a process cross-sectional view illustrating a gate pattern of a nonvolatile memory device according to the prior art.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 설명하기 위한 평면도이다.2 is a plan view illustrating a gate pattern of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 공정단면도들이다.3A through 6A and 3B through 6B are cross-sectional views illustrating a method of forming a gate pattern of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 사시도이다.7 is a perspective view illustrating a gate pattern of a nonvolatile memory device according to an exemplary embodiment of the present invention.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막에 홈을 구비하는 비휘발성 메모리 소자의 게이트 패턴을 제공한다. 이 게이트 패턴은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 상기 소자분리막의 상부에 형성된 홈을 포함한다. 상기 소자분리막 및 상기 활성영역의 상부에는 이들을 가로지르는 상부 전극이 배치되고, 상기 상부 전극의 하부에는 상기 소자분리막과 접촉하는 게이트 층간절연막 패턴이 배치된다. 또한, 상기 게이트 층간절연막 패턴의 하부에는 상기 홈 및 상기 활성영역을 덮는 하부 전극이 배치된다.In order to achieve the above technical problem, the present invention provides a gate pattern of a nonvolatile memory device having a groove in the device isolation layer. The gate pattern includes a device isolation film disposed in a predetermined region of the semiconductor substrate to define an active region, and a groove formed on the device isolation film. An upper electrode crossing the upper portion of the device isolation layer and the active region is disposed, and a gate interlayer insulating layer pattern contacting the device isolation layer is disposed below the upper electrode. In addition, a lower electrode covering the groove and the active region is disposed under the gate interlayer insulating layer pattern.
상기 홈은 상기 하부 전극의 아래에 복수개 형성되는 것이 바람직하고, 이러한 홈의 폭은 상기 하부 전극의 두께보다 적어도 두배 이상인 것이 바람직하다.Preferably, a plurality of the grooves are formed under the lower electrode, and the width of the grooves is preferably at least twice or more than the thickness of the lower electrode.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막에 홈을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한 후, 상기 소자분리막의 상부에 홈을 형성하는 단계를 포함한다. 상기 소자분리막에 평행하되, 적어도 상기 활성영역 및 상기 홈을 덮는 하부 도전막 패턴을 형성한다. 상기 하부 도전막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 게이트 층간절연막 및 상부 도전막을 형성한 후 이들을 차례로 패터닝하여, 상기 소자분리막을 가로지르는 하부 전극, 게이트 층간절연막 패턴 및 상부 전극을 형성한다.In order to achieve the above technical problem, the present invention provides a method of forming a gate pattern of a nonvolatile memory device comprising forming a groove in the device isolation layer. The method includes forming a device isolation film that defines an active region in a predetermined region of a semiconductor substrate, and then forming a groove on the device isolation film. A lower conductive layer pattern is formed parallel to the device isolation layer and covering at least the active region and the groove. A gate interlayer insulating layer and an upper conductive layer that are sequentially stacked on the entire surface of the semiconductor substrate including the lower conductive layer pattern are formed and then patterned to form a lower electrode, a gate interlayer insulating layer pattern, and an upper electrode that cross the device isolation layer.
상기 홈을 형성하는 단계는 상기 활성영역 상에 게이트 산화막을 형성한 후, 상기 게이트 산화막 및 상기 소자분리막을 동시에 패터닝하는 단계를 포함하는 것이 바람직하다. 또한, 상기 홈을 형성하는 단계는 상기 반도체기판에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다.The forming of the groove may include forming a gate oxide layer on the active region and then simultaneously patterning the gate oxide layer and the device isolation layer. In addition, the forming of the grooves may be performed by an isotropic etching method using an etching recipe having an etching selectivity with respect to the semiconductor substrate.
또한, 상기 하부 도전막 패턴을 형성하는 단계는 상기 홈이 형성된 반도체기판 전면에 하부 도전막을 콘포말하게 형성한 후, 상기 소자분리막에 평행하되 적어도 상기 활성영역 및 상기 홈을 덮도록 상기 하부 도전막을 패터닝하는 단계를 포함하는 것이 바람직하다. 이때, 상기 하부 도전막 패턴은 상기 홈의 폭의 절반보다 얇은 두께로 형성하는 것이 바람직하다.In the forming of the lower conductive layer pattern, the lower conductive layer is conformally formed on the entire surface of the semiconductor substrate on which the groove is formed, and then the lower conductive layer is formed to be parallel to the device isolation layer and to cover at least the active region and the groove. It is preferred to include patterning. In this case, the lower conductive layer pattern is preferably formed to a thickness thinner than half of the width of the groove.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 단위 셀을 나타내는 평면도이다.2 is a plan view illustrating a unit cell of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 단위 셀(300)은 활성영역(200)을 한정하는 소자분리막(110)을 포함한다. 상기 활성영역(200) 상에는 게이트 산화막이 형성된다. 상기 게이트 산화막 및 상기 소자분리막(110)의 상부에는 상기 활성영역(200)을 가로지르는 상부 전극(160) 및 상부 선택 전극(165)이 형성된다. 상기 상부 전극(160) 및 상기 상부 선택 전극(165)의 하부에는 각각 게이트 층간절연막 패턴 및 선택 절연막 패턴이 형성된다. 이때, 상기 게이트 층간절연막 패턴과 상부 전극(160)은 각각 동일한 폭을 가지면서 차례로 적층되고, 이는 상기 선택 절연막 패턴과 상기 상부 선택 전극(165)에서도 동일하다.Referring to FIG. 2, the unit cell 300 according to an exemplary embodiment of the present invention includes an isolation layer 110 defining an active region 200. A gate oxide layer is formed on the active region 200. An upper electrode 160 and an upper selection electrode 165 crossing the active region 200 are formed on the gate oxide layer and the device isolation layer 110. A gate interlayer insulating layer pattern and a selection insulating layer pattern are formed under the upper electrode 160 and the upper selection electrode 165, respectively. In this case, the gate interlayer insulating film pattern and the upper electrode 160 are stacked in order with the same width, respectively, which is the same in the selection insulating film pattern and the upper selection electrode 165.
상기 게이트 층간절연막 패턴의 아래에는 상기 소자분리막(110)이 리세스된 홈(99) 및 상기 게이트 산화막 내에 형성된 터널 산화막(130)이 형성된다. 또한, 상기 게이트 층간절연막 패턴의 아래에는 상기 홈(99)을 채우는 하부 전극(142)이 형성되고, 상기 선택 절연막 패턴의 아래에는 하부 선택 전극(145)이 형성된다. 이때, 상기 하부 전극(142)은 사각형의 모양을 가지면서 상기 홈(99)을 포함하는 소자분리막(110) 및 상기 터널산화막(130)을 포함하는 활성영역(200)을 덮는다.A trench 99 in which the device isolation layer 110 is recessed and a tunnel oxide layer 130 formed in the gate oxide layer are formed under the gate interlayer insulating layer pattern. In addition, a lower electrode 142 filling the groove 99 is formed under the gate interlayer insulating layer pattern, and a lower selection electrode 145 is formed under the selection insulating layer pattern. In this case, the lower electrode 142 has a quadrangular shape and covers the device isolation layer 110 including the groove 99 and the active region 200 including the tunnel oxide layer 130.
상기 홈(99)은 상기 하부 전극(142)으로 덮혀지도록 상기 상부 전극(160)의 아래에만 배치되고, 상기 하부 선택 전극(145)의 아래에는 배치되지 않는 것이 바람직하다. 또한, 한개의 하부 전극(142)에 대해 복수개 홈(99)이 접촉하는 것이 바람직하다.The groove 99 may be disposed only below the upper electrode 160 so as to be covered by the lower electrode 142 and not be disposed below the lower selection electrode 145. In addition, the plurality of grooves 99 may be in contact with one lower electrode 142.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 바람직한 실시예에 따른비휘발성 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 공정단면도들로서, 참조번호 a를 포함하는 도면들은 도 2의 2-2'에 따른 단면이고, 참조번호 b를 포함하는 도면들은 도 2의 1-1'에 따른 단면을 나타낸다.3A through 6A and 3B through 6B are cross-sectional views illustrating a method of forming a gate pattern of a nonvolatile memory device according to an exemplary embodiment of the present invention. 2 is a cross section according to the drawings, and reference numeral b represents a cross section according to 1-1 ′ of FIG. 2.
도 3a 내지 도 3b를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한 후, 상기 활성영역 상에 게이트 산화막(120)을 형성한다. 이때, 상기 소자분리막(110)과 상기 활성영역은 평행하도록 형성하는 것이 바람직하다.Referring to FIGS. 3A through 3B, after forming the device isolation layer 110 defining an active region in a predetermined region of the semiconductor substrate 100, a gate oxide layer 120 is formed on the active region. In this case, the device isolation layer 110 and the active region may be formed to be parallel to each other.
상기 소자분리막(110)은 통상적인 트렌치(Trench) 소자분리 기술 또는 로코스(LOCOS) 소자분리 기술을 사용하여 형성하며, 바람직하게는 실리콘 산화막으로 형성한다. 상기 게이트 산화막(120)은 상기 활성영역을 열산화시켜 형성하는 것이 바람직하며, 200 내지 300Å의 두께로 형성되는 것이 바람직하다.The device isolation layer 110 is formed using a conventional trench device isolation technique or a LOCOS device isolation technique, and is preferably formed of a silicon oxide film. The gate oxide layer 120 may be formed by thermally oxidizing the active region, and may be formed to a thickness of 200 to 300 GPa.
도 4a 내지 도 4b를 참조하면, 상기 게이트 산화막(120) 및 상기 소자분리막(110)의 소정영역을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 산화막(120) 및 상기 소자분리막(110)의 노출된 영역을 식각함으로써, 그 각각에 터널 영역 및 홈(99)을 형성한다. 공정 단순화를 위해선, 상기 터널 영역 및 상기 홈(99)은 동시에 형성되는 것이 바람직하다.4A through 4B, a photoresist pattern (not shown) that exposes a predetermined region of the gate oxide layer 120 and the device isolation layer 110 is formed. Subsequently, the exposed regions of the gate oxide layer 120 and the device isolation layer 110 are etched using the photoresist pattern as an etching mask, thereby forming tunnel regions and grooves 99, respectively. In order to simplify the process, the tunnel region and the groove 99 are preferably formed at the same time.
이때, 상기 터널 영역에 산화막이 잔존할 경우, 후속 공정에서 형성되는 터널 산화막(130)의 특성을 악화시킨다. 따라서, 상기 터널 영역은 상기 활성영역의 상부면을 완전히 노출시키도록 형성되는 것이 바람직하다. 이를 위해 상기 터널영역 형성을 위한 식각 공정은 과도식각(over-etch)의 방법으로 실시하는 것이 바람직하다. 하지만, 상기 활성영역에 식각 손상이 발생하는 것을 최소화하기 위해, 상기 터널 영역 형성을 위한 식각 공정은 상기 활성영역에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시한다. 이에 더하여, 상기 식각 공정은 습식 식각의 방법으로 실시하는 것이 상기 식각 손상의 최소화를 위해 바람직하다.At this time, when the oxide film remains in the tunnel region, the characteristics of the tunnel oxide film 130 formed in a subsequent process are deteriorated. Therefore, the tunnel region is preferably formed to completely expose the upper surface of the active region. To this end, the etching process for forming the tunnel region is preferably carried out by an over-etch method. However, in order to minimize the occurrence of etching damage in the active region, the etching process for forming the tunnel region is performed using an etching recipe having an etching selectivity with respect to the active region. In addition, the etching process is preferably carried out by a wet etching method for minimizing the etching damage.
이때, 상기 소자분리막(110)은 통상적으로 상기 게이트 산화막(120)보다 두껍기 때문에, 상기 과도 식각의 방법에 의한 식각 공정에서 계속 식각된다. 이에 반해, 상기 터널 영역 하부의 활성영역에 대해 식각 선택비를 갖는 식각 레서피가 사용되기 때문에, 상기 식각 공정은 상기 활성영역이 노출된 후 더 이상 아래로는 식각되지는 않는다. 또한, 상기 게이트 산화막(120)은 상기한 바와 같이 열산화막으로 형성하므로, 상기 소자분리막(110)에 비해 막질의 밀도가 높다. 그 결과, 동일한 산화막 식각 레서피에서 상기 소자분리막(110)이 상기 게이트 산화막(120)보다 식각 속도가 빠르다.In this case, since the device isolation layer 110 is typically thicker than the gate oxide layer 120, the device isolation layer 110 is continuously etched in the etching process by the excessive etching method. In contrast, since an etching recipe having an etch selectivity with respect to the active region under the tunnel region is used, the etching process is no longer etched down after the active region is exposed. In addition, since the gate oxide film 120 is formed of a thermal oxide film as described above, the density of the film quality is higher than that of the device isolation film 110. As a result, the etching rate of the device isolation layer 110 is faster than that of the gate oxide layer 120 in the same oxide layer etching recipe.
이러한 효과들의 결과로서 도시된 바와 같이, 상기 홈(99)은 상기 식각 공정에서 상기 터널 영역에 비해 더 많이 리세스된다. 하지만, 소자분리를 위한 기능이 약화되지 않는 범위에서는, 상기 소자분리막(110)이 더 리세스되는 현상은 하부 전극과 게이트 층간절연막 패턴 사이의 접촉 면적을 증가시킬 수 있기 때문에 바람직하다. 또한, 상기 접촉 면적의 증가를 위해, 상기 홈(99)을 복수개 형성하는 것이 바람직하다.As shown as a result of these effects, the groove 99 is recessed more than the tunnel area in the etching process. However, in the range in which the function for device isolation is not weakened, the phenomenon in which the device isolation film 110 is further recessed is preferable because the contact area between the lower electrode and the gate interlayer insulating film pattern may be increased. In addition, in order to increase the contact area, it is preferable to form a plurality of grooves 99.
도 5a 내지 도 5b를 참조하면, 상기 홈(99) 및 터널 영역을 포함하는 반도체기판 전면에 하부 도전막을 형성한다.5A through 5B, a lower conductive layer is formed on the entire surface of the semiconductor substrate including the groove 99 and the tunnel region.
상기 하부 도전막은 상기 홈(99)이 형성된 반도체기판 전면을 콘포말하게 덮는 다결정 실리콘막인 것이 바람직하다. 본 발명은 효과적으로 문턱 전압을 변화시키기 위해, 후속 공정에서 상기 하부 도전막이 패터닝되어 형성되는 하부 전극(도 6a의 140)과 그 상부에 형성되는 게이트 층간절연막 패턴(도 6a의 150) 사이의 접촉 면적을 증가시키는 방법을 사용한다. 따라서, 상기 하부 도전막은 상기 홈(99)을 완전히 채우지 않는 것이 바람직하다. 이를 위해, 상기 하부 도전막은 상기 홈(99)의 폭의 절반보다 얇은 두께로 형성하는 것이 바람직하다.The lower conductive film is preferably a polycrystalline silicon film conformally covering the entire surface of the semiconductor substrate on which the grooves 99 are formed. According to the present invention, in order to effectively change the threshold voltage, the contact area between the lower electrode (140 in FIG. 6A) and the gate interlayer insulating film pattern (150 in FIG. 6A) formed thereon is formed by patterning the lower conductive film in a subsequent process. Use the method to increase. Therefore, the lower conductive film preferably does not completely fill the groove 99. To this end, the lower conductive film is preferably formed to a thickness thinner than half the width of the groove (99).
이후, 상기 소자분리막(110) 상부에 갭영역이 형성되도록, 상기 하부 도전막을 패터닝함으로써 하부 도전막 패턴(140)을 형성한다.Subsequently, the lower conductive layer pattern 140 is formed by patterning the lower conductive layer so that a gap region is formed on the device isolation layer 110.
도 6a 내지 도 6b를 참조하면, 상기 하부 도전막 패턴(140)을 포함하는 반도체기판 전면에 게이트 층간절연막 및 상부 도전막을 차례로 형성한다. 상기 상부 도전막, 상기 게이트 층간절연막 및 상기 하부 도전막 패턴(140)을 차례로 패터닝하여, 선택 게이트 패턴(175) 및 상기 선택 게이트 패턴(175) 측면에 상기 홈(99) 및 상기 터널 산화막(99)을 지나는 기억 게이트 패턴(170)을 형성한다. 이때, 상기 선택 게이트 패턴(175)은 상기 소자분리막(110) 및 상기 활성영역을 가로지르면서 차례로 적층된 하부 선택 전극(145), 선택 절연막 패턴(155) 및 상부 선택 전극(165)으로 구성된다. 또한, 상기 기억 게이트 패턴(170)은 마찬가지로 상기 소자분리막(110)을 가로지르면서 차례로 적층된 하부 전극(142), 게이트 층간절연막 패턴(150) 및 상부 전극(160)으로 구성된다. 상기 하부 전극(142)은 상기 홈(99)및 상기 터널 산화막(130)을 덮도록 형성되며, 평면적으로 볼때, 도 2에서 설명한 것처럼 사각형으로 형성된다.6A through 6B, a gate interlayer insulating film and an upper conductive film are sequentially formed on an entire surface of the semiconductor substrate including the lower conductive film pattern 140. The upper conductive layer, the gate interlayer insulating layer, and the lower conductive layer pattern 140 are sequentially patterned to form the groove 99 and the tunnel oxide layer 99 on side surfaces of the selection gate pattern 175 and the selection gate pattern 175. The memory gate pattern 170 is formed to pass through. In this case, the select gate pattern 175 includes a lower select electrode 145, a select insulating layer pattern 155, and an upper select electrode 165 that are sequentially stacked while crossing the device isolation layer 110 and the active region. . In addition, the memory gate pattern 170 may include a lower electrode 142, a gate interlayer insulating layer pattern 150, and an upper electrode 160 that are sequentially stacked while crossing the device isolation layer 110. The lower electrode 142 is formed to cover the groove 99 and the tunnel oxide layer 130, and when viewed in plan view, is formed in a quadrangle as described with reference to FIG. 2.
상기 게이트 층간절연막 패턴(150) 및 상기 선택 절연막 패턴(155)은 차례로 적층된 산화막, 질화막 및 산화막인 것이 바람직하고, 상기 상부 전극(160) 및 상기 상부 선택 전극(165)은 다결정 실리콘막인 것이 바람직하다. 상기 상부 전극(160) 및 상기 상부 선택 전극(165)은 상기 다결정 실리콘막 상에 적층된 실리사이드막을 더 포함할 수도 있다.The gate interlayer insulating film pattern 150 and the selection insulating film pattern 155 may be an oxide film, a nitride film, and an oxide film sequentially stacked, and the upper electrode 160 and the upper selection electrode 165 may be a polycrystalline silicon film. desirable. The upper electrode 160 and the upper selection electrode 165 may further include a silicide layer stacked on the polycrystalline silicon layer.
도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 사시도이다.7 is a perspective view illustrating a gate pattern of a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 7을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 활성영역은 게이트 산화막(120)으로 덮히고, 그 상부에는 상기 소자분리막(110) 및 상기 활성영역을 가로지르는 게이트 층간절연막 패턴(150) 및 상부 전극(160)이 차례로 형성된다.Referring to FIG. 7, an isolation layer 110 defining an active region is disposed in a predetermined region of the semiconductor substrate 100. The active region is covered with the gate oxide layer 120, and the device isolation layer 110, the gate interlayer insulating layer pattern 150, and the upper electrode 160 that cross the active region are sequentially formed.
상기 게이트 층간절연막 패턴(150) 아래의 상기 소자분리막(110) 및 상기 게이트 산화막(120)에는 각각 홈(99) 및 터널 산화막(130)이 형성된다. 또한, 상기 게이트 층간절연막 패턴(150)의 하부에는 상기 게이트 산화막(120) 및 소자분리막(110)을 일부분 덮는 하부 전극(142)이 배치된다. 이때, 상기 하부 전극(142), 상기 게이트 층간절연막 패턴(150) 및 상기 상부 전극(160)은 상기 터널 산화막(130) 및 홈(99)을 덮도록 배치된다. 또한, 상기 터널 산화막(130)은 상기 게이트 산화막(120)보다 얇은 두께를 갖는다.A groove 99 and a tunnel oxide layer 130 are formed in the device isolation layer 110 and the gate oxide layer 120 under the gate interlayer insulating layer pattern 150, respectively. In addition, a lower electrode 142 partially covering the gate oxide layer 120 and the device isolation layer 110 is disposed under the gate interlayer insulating layer pattern 150. In this case, the lower electrode 142, the gate interlayer insulating layer pattern 150, and the upper electrode 160 are disposed to cover the tunnel oxide layer 130 and the groove 99. In addition, the tunnel oxide layer 130 has a thickness thinner than that of the gate oxide layer 120.
상기 홈(99)은 상기 하부 전극(142)의 아래에 복수개 형성되는 것이 바람직하다. 또한, 상기 하부 전극(142)은 상기 홈(99)의 폭의 절반보다 얇은 두께의 도전막인 것이 바람직하다. 왜냐하면, 상기 하부 전극(142)과 상기 게이트 층간절연막 패턴(150)의 접촉 면적을 증가시키기 위해선, 상기 하부 전극(142)이 상기 홈(99)을 완전히 매립하지 않는 것이 바람직하기 때문이다. 이처럼 상기 하부 전극(142)과 상기 게이트 층간절연막 패턴(150)의 접촉 면적이 증가하면, 상기 상부 전극(160)에 인가된 전압이 효율적으로 상기 하부 전극(142)에 전달되어 문턱전압을 효율적으로 변화시킨다.Preferably, the groove 99 is formed under the lower electrode 142. In addition, the lower electrode 142 may be a conductive film having a thickness thinner than half of the width of the groove 99. This is because, in order to increase the contact area between the lower electrode 142 and the gate interlayer insulating film pattern 150, the lower electrode 142 may not completely fill the groove 99. As such, when the contact area between the lower electrode 142 and the gate interlayer insulating layer pattern 150 increases, the voltage applied to the upper electrode 160 is efficiently transferred to the lower electrode 142 to efficiently raise the threshold voltage. Change.
상기 게이트 층간절연막 패턴(150)은 상기 하부 전극(142) 양옆의 상기 소자분리막(110)과 접촉하는 것이 바람직하다. 이에 따라, 한개의 게이트 층간절연막 패턴(150) 아래에는 복수개의 상기 하부 전극(142)들이 배치되고, 이들 하부 전극(142)들은 서로 이격된다. 그 결과, 상기 하부 전극(142)은 비휘발성 메모리 소자에서 전하가 저장되는 부유 게이트(floating gate)의 역할을 한다. 이때, 상기 차례로 적층된 하부 전극(142), 게이트 층간절연막 패턴(150) 및 상부 전극(160)은 기억 게이트 패턴(170)을 구성하며, 바람직하게는 이들은 모두 동일한 폭을 갖는다.The gate interlayer insulating layer pattern 150 may be in contact with the device isolation layer 110 on both sides of the lower electrode 142. Accordingly, a plurality of lower electrodes 142 are disposed under one gate interlayer insulating layer pattern 150, and the lower electrodes 142 are spaced apart from each other. As a result, the lower electrode 142 serves as a floating gate in which charge is stored in the nonvolatile memory device. In this case, the lower electrode 142, the gate interlayer insulating layer pattern 150, and the upper electrode 160 stacked in this order constitute a memory gate pattern 170, and preferably, all of them have the same width.
상기 기억 게이트 패턴(170)의 한 측면에는 차례로 적층된 하부 선택 전극(145), 선택 절연막 패턴(155) 및 상부 선택 전극(165)으로 구성된 선택 게이트 패턴(175)이 배치된다. 상기 선택 게이트 패턴(175)은 상기 게이트 산화막(120)으로 덮힌 활성영역 및 상기 소자분리막(110)의 상부를 가로지른다. 이때, 상기 선택 게이트 패턴(175)의 하부에는 상기 기억 게이트 패턴(170)의 아래에서와 같은 홈(99) 및 터널 산화막(130)은 배치되지 않는다. 상기 기억 게이트 패턴(170) 및 상기 선택 게이트 패턴(175)의 양 측면에는 각각 불순물 영역들(도시하지 않음)이 더 배치되는 것이 바람직하다.The selection gate pattern 175 including the lower selection electrode 145, the selection insulating layer pattern 155, and the upper selection electrode 165, which are sequentially stacked, is disposed on one side of the memory gate pattern 170. The selection gate pattern 175 crosses an active region covered with the gate oxide layer 120 and an upper portion of the device isolation layer 110. In this case, the groove 99 and the tunnel oxide layer 130, which are under the memory gate pattern 170, are not disposed below the selection gate pattern 175. Impurity regions (not shown) may be further disposed on both sides of the memory gate pattern 170 and the selection gate pattern 175, respectively.
본 발명에 따르면 소자분리막을 리세스시켜 형성한 홈을 하부 전극과 게이트 층간절연막 패턴의 접촉 면적을 증가시키는데 이용한다. 이에 따라, 셀 트랜지스터의 문턱 전압을 효율적으로 변화시키는 것이 가능하며, 그 결과 우수한 동작 특성을 갖는 비휘발성 메모리 소자를 제조할 수 있다.According to the present invention, the groove formed by recessing the device isolation film is used to increase the contact area between the lower electrode and the gate interlayer insulating film pattern. Accordingly, it is possible to efficiently change the threshold voltage of the cell transistor, and as a result, a nonvolatile memory device having excellent operating characteristics can be manufactured.
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