KR20030035325A - Apparatus for Conversing Interface of Board about Bus Structure In Router System - Google Patents
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Abstract
Description
본 발명은 두 개의 보드 사이에 시그널을 중개해주는 별도의 보드가 있을 때 보드 사이에 전달되는 로컬 버스 구조를 변환하기 위한 장치에 관한 것으로, 특히 고속의 버스 구조가 보드를 통하여 전송되어야 할 때 시스템의 효율을 높이고자 하는 장치에 관한 것이다.The present invention relates to an apparatus for converting a local bus structure transferred between boards when there is a separate board that relays signals between two boards, particularly when a high speed bus structure is to be transmitted through the board. The present invention relates to a device for improving efficiency.
본 발명이 적용되는 시스템은 도 1에 도시된 것과 같은 라우터 시스템이다.The system to which the present invention is applied is a router system as shown in FIG.
일반적으로, 중형급 이상의 라우터는 chassis구조의 형태로써 그 내부는 크게 시스템 전체를 제어하는 메인 프로세서 보드(50)와 물리적인 인터페이스를 가지면서 패킷의 전달 경로를 결정해주는 라인 보드(10, 20)와 라인 보드(10, 20)간에 패킷이 실제로 전달되는 경로를 연결해주는 스위칭 보드(60)와 각각의 보드들에 대한 신호 경로가 있는 미드-플레인 보드(30)와 커넥터(40)로 구성되어 있다. 여기서, 라인 보드(10, 20)는 라인 프로세서 보드(10)와 라인 인터페이스 보드(20)로 분리되어 있다.In general, routers of medium size or higher are in the form of a chassis structure and have a physical interface with the main processor board 50 that controls the entire system, and the line boards 10 and 20 that determine the transmission path of the packets. It consists of a switching board 60 connecting the paths through which packets are actually transmitted between the boards 10 and 20, a mid-plane board 30 and a connector 40 having signal paths for the respective boards. Here, the line boards 10 and 20 are separated into a line processor board 10 and a line interface board 20.
도 2는 종래의 구조도로서, 보드간에 신호를 전송하기 위한 방법으로서 라인 보드가 구성되어 있는 모습을 나타낸다.2 is a conventional structural diagram showing a line board configured as a method for transmitting signals between boards.
도 2를 참조하면, 종래 구조는 라인 프로세서 보드(10)에 라인 프로세서(211)와 버스 스위치(212)와 주변 메모리(213)를 구비하며, 이들간에는 로컬 버스 구조로 연결되어 있다. 라인 인터페이스 보드(20)는 물리적 계층 요소(Physical Layer Component 214)가 있는데 라인 인터페이스 보드(20)의 사양에 따라 POS(Packet Over Sonet)이나 ATM(Asynchronous Transfer Mode)에 연결을 위한 구조이며, 프레머(Framer)나 트랜시버(Transceiver)가 이에 해당하고, 기가비트 이더넷(Giga bit Ethernet)을 지원한다면 기가비트 이더넷 트랜시버가 해당될 수 있다.Referring to FIG. 2, the conventional structure includes a line processor 211, a bus switch 212, and a peripheral memory 213 on a line processor board 10, and are connected in a local bus structure. The line interface board 20 has a physical layer component 214. The line interface board 20 has a structure for connection to a packet over sonet (POS) or an asynchronous transfer mode (ATM) according to the specification of the line interface board 20. A frame or a transceiver corresponds to this, and if a gigabit ethernet is supported, the gigabit ethernet transceiver may correspond.
라인 프로세서 보드(10)와 라인 인터페이스 보드(20)는 미드 플레인(30)을중심으로 나뉘어 있고, 커넥터(40)을 통하여 서로 연결된다.The line processor board 10 and the line interface board 20 are divided into the middle plane 30 as a center and are connected to each other through the connector 40.
종래 방법은 도 2를 참조하여 그의 동작을 살펴보면 다음과 같다.The conventional method is described below with reference to FIG. 2.
라인 인터페이스 보드(20)는 유선으로 연결된 포트에서 패킷을 수신하면, 그 패킷은 물리 계층 요소(214)로 전달된다. 그러면, 물리 계층 요소(214)는 인터페이스 종류에 따라 다르게 구성이 되는데 중형급 이상의 고속 라우터에서는 주로 POS, ATM이나 기가비트 이더넷이 사용된다. 이때, POS나 ATM의 경우 광트랜시버(Optical Transceiver) 및 프레머가 이에 해당하고, 기가비트 이더넷에 적용될 경우 기가비트 트랜시버를 가리킬 수 있다. 따라서, 패킷은 포트 모듈을 통하여 트랜시버를 거친 후 프레머에 다다르는 형태가 된다. 라인 인터페이스 보드(20)의 물리적 계층 요소(214)는 OSI(Open System Interface) 7 계층중에 1계층으로 개별 스펙이나 프로토콜에서 정해진 전기적인 신호 규격을 준수하기 위한 단계로 이를 거치면, 칩에서 처리할 수 있는 디지털 신호가 된다.When the line interface board 20 receives a packet at a wired port, the packet is forwarded to the physical layer element 214. Then, the physical layer element 214 is configured differently according to the interface type. In the medium or higher speed router, POS, ATM or Gigabit Ethernet is mainly used. In this case, in the case of POS or ATM, an optical transceiver and a primer correspond to this, and when applied to gigabit Ethernet, it may refer to a gigabit transceiver. Therefore, the packet passes through the transceiver through the port module to reach the framer. The physical layer element 214 of the line interface board 20 is one of the seven layers of the Open System Interface (OSI), which is a step for complying with the electrical signal specifications defined in individual specifications or protocols. Is a digital signal.
물리적 계층 요소(214)를 지나 이미 수신된 패킷은 버스를 통해 상위 계층을 담당하는 모듈로 보내지는데 버스 스위치(212)를 지나게 된다. 버스 스위치(212)는 보드의 전원 인가중 보드 착탈을 가능하게 해주는 핫스왑(hot-swap) 기능을 가진다. 즉, 버스 스위치(212)는 보드가 운용중 제거되거나 장착되는 경우 버스 라인에는 순간적인 잡음성의 전류가 발생하는 경우가 발생하는 다른 칩이나 모듈의 입력에 영향을 주어 오동작을 일으킬 수도 있는 문제를 야기한다.Packets already received past the physical layer element 214 are sent over the bus to the module in charge of the upper layer, passing through the bus switch 212. The bus switch 212 has a hot-swap function that enables the board to be attached and detached while the board is being powered on. In other words, when the board is removed or mounted during operation, the bus switch 212 may cause a problem that may affect the input of another chip or module that may generate instantaneous noise currents on the bus line, which may cause a malfunction. do.
따라서, 이러한 오동작 문제를 방지하기 위하여 보드가 장착되거나 제거될 때 이를 인지한 후 라인 프로세서(211)에 의해 먼저 버스 스위치(212)를 통해서 회로 양측을 단절시키고 그 이후에야 보드 착탈을 가능하게 하는 것이다.Therefore, in order to prevent such a malfunction problem, the board is recognized when the board is mounted or removed, and then the line processor 211 first disconnects both sides of the circuit through the bus switch 212, and then the board is detachable. .
라인 프로세서(211)는 포트를 통해서 수신 패킷을 어느 수신지로 보내야 할지를 결정(routing)하여 패킷을 전달하고, 보드의 동작 오류 및 시스템 정보등의 제어도 담당한다.The line processor 211 transfers packets by routing to which destination to send a received packet through a port, and is also in charge of controlling board operation errors and system information.
이와 같이, 종래 구조는 보드 삽입/제거 상황에 따라 버스 스위치를 적절히 제어해야 시스템의 오류를 막을 수 있으므로 프로세서의 타스크(task)를 부과하게 되는 경우를 야기하는 문제점 있다. 또한, 종래 구조는 보드 사이에 버스 구조가 연결이 되어야 할 때 많은 신호선이 그대로 미드-플레인을 통해서 연결되어야 하므로 플레인 구조를 복잡하게 하는 문제점이 있다. 게다가, 종래 구조는 버스 신호가 많아질수록 더 많은 버스 스위치를 구성하게 되므로 가격적인 면에서도 불리한 단점이 있다.As such, the conventional structure has a problem of causing a task of the processor because the bus switch must be properly controlled according to the board insertion / removal situation to prevent an error of the system. In addition, the conventional structure has a problem of complicating the plane structure because many signal lines must be connected through the mid-plane as it is when the bus structure should be connected between the boards. In addition, the conventional structure has disadvantages in terms of cost since more bus signals constitute more bus switches.
따라서 본 발명의 목적은 미드 플레인 구조를 가진 라우터 시스템에서 버스 구조에 대한 보드간의 인터페이스 변환 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a board-to-board interface conversion apparatus for a bus structure in a router system having a midplane structure.
본 발명의 다른 목적은 두 개의 보드 사이에 시그널을 중개해주는 별도의 보드가 있을 때 보드 사이에 전달되는 로컬 버스 구조를 변환하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for converting a local bus structure transferred between boards when there is a separate board that relays signals between two boards.
본 발명의 또다른 목적은 고속의 버스 구조의 보드를 통하여 데이터가 전송되어야 할 때 시스템의 효율을 높이기 위한 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for increasing the efficiency of a system when data is to be transmitted through a board of a high speed bus structure.
이러한 목적들을 달성하기 위한 본 발명은 라인 프로세서와, 메모리와, 송신할 버스 신호를 저전압 차동 신호로 변환하는 제1신호변환기와, 전달된 저전압 차동 신호를 버스 신호로 변환하는 제2신호변환기를 적어도 구비하는 라인 프로세서 보드와; 물리 계층 요소와, 전달된 저전압 차동 신호를 버스 신호로 변환하는 제3신호변환기와, 수신된 버스 신호를 저전압 차동 신호로 변환하는 제4신호변환기를 적어도 구비하는 라인 인터페이스 보드로 구성되는 것을 특징으로 한다. 여기서, 본 발명에 따른 제1, 4신호 변환기는 입력된 다수의 신호를 멀티플렉싱하여 출력하는 멀티플렉서와; 상기 멀티플렉서로부터 출력되는 신호를 저전압 차동 신호로 구동시키는 저전압 차동 신호 구동기와; 상기 멀티플렉서로 공급할 클럭을 발생시키는 페이즈 락드 루프로 구성된다. 또한, 본 발명에 따른 상기 제2, 3신호변환기는 저전압 차동 신호를 수신하는 저전압 차동 신호 수신기와; 상기 차동 신호 수신기로부터 출력되는 신호를 입력받아 디멀티플렉싱을 수행하여 출력하는 디멀티플렉서와; 상기 디멀티플렉서로 공급되는 클럭을 생성하는 페이즈 락드 루프로 구성된다.To achieve these objects, the present invention provides at least a line processor, a memory, a first signal converter for converting a bus signal to be transmitted into a low voltage differential signal, and a second signal converter for converting a transferred low voltage differential signal into a bus signal. A line processor board provided; And a line interface board including at least a physical layer element, a third signal converter for converting the transmitted low voltage differential signal into a bus signal, and a fourth signal converter for converting the received bus signal into a low voltage differential signal. do. Here, the first and fourth signal converter according to the present invention comprises: a multiplexer for multiplexing and outputting a plurality of input signals; A low voltage differential signal driver for driving a signal output from the multiplexer as a low voltage differential signal; It consists of a phase locked loop for generating a clock to be supplied to the multiplexer. In addition, the second and third signal converter according to the present invention includes a low voltage differential signal receiver for receiving a low voltage differential signal; A demultiplexer which receives a signal output from the differential signal receiver and performs demultiplexing to output the demultiplexer; It is composed of a phase locked loop for generating a clock supplied to the demultiplexer.
도 1은 본 발명이 적용되는 라우터 시스템의 개략적인 구성도.1 is a schematic configuration diagram of a router system to which the present invention is applied.
도 2는 종래의 구조도.2 is a conventional structural diagram.
도 3은 본 발명에 따른 라우터 시스템에서 보드간의 인터페이스 변환 장치의 구조도.3 is a structural diagram of an interface conversion apparatus between boards in a router system according to the present invention;
도 4는 본 발명의 실시예에 따른 제1변환기의 구조도.4 is a structural diagram of a first converter according to an embodiment of the present invention;
도 5는 본 발명의 실시예에 따른 제2변환기의 구조도.5 is a structural diagram of a second converter according to an embodiment of the present invention;
이하 본 발명을 첨부된 도면들을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 라우터 시스템에서 보드간의 인터페이스 변환 장치의 구조도이다.3 is a structural diagram of an interface conversion apparatus between boards in a router system according to the present invention.
도 2 및 도 3을 참조하면, 라인 프로세서 보드(10)와 라인 인터페이스 보드(20)는 보드간에 연결되는 버스 구조의 효율적인 전송을 위해 종래 구조와 다르다. 라인 프로세서 보드(10)는 라인 프로세서(311)와 제1신호변환기(321)와 제2신호변환기(322)와 주변 메모리(313)로 구성된다. 라인 인터페이스 보드(20)는 제3신호변환기(331)와 제4신호변환기(332)와 물리 계층 요소(314)로 구성된다.2 and 3, the line processor board 10 and the line interface board 20 differ from the conventional structures for efficient transmission of a bus structure connected between the boards. The line processor board 10 includes a line processor 311, a first signal converter 321, a second signal converter 322, and a peripheral memory 313. The line interface board 20 includes a third signal converter 331, a fourth signal converter 332, and a physical layer element 314.
제1,4신호변환기(321, 332)는 도 4에 도시된 것과 같이 멀티플렉서(401, 402)와 저전압 차동 신호 구동기(Low Voltage Differential Signal Driver; 411, 412)가 하나의 패키지가 되어 여러 쌍으로 구성되고, 멀티플렉서(401, 402)의 동작 기준 클럭을 제공하며 수신측에 제공하기 위한 경로로 별도의 저전압 차동 신호 구동기(413)과 PLL(Phase Locked Loop; 410)로 구성된다.As shown in FIG. 4, the first and fourth signal converters 321 and 332 have multiplexers 401 and 402 and low voltage differential signal drivers 411 and 412 in a single package. A low voltage differential signal driver 413 and a PLL (Phase Locked Loop) 410 are provided as paths for providing the operation reference clocks of the multiplexers 401 and 402 and for providing them to the receiving side.
제2, 3신호변환기(322, 331)는 도 5에 도시된 것과 같이 저전압 차동 신호 수신기(501, 502)와 디멀티플렉서(511,512)가 하나의 군으로 되어 있고, 기준 클럭을 제공하기 위해 저전압 차동 신호 수신기(503)와 PLL(510)로 구성된다.The second and third signal converters 322 and 331 have a low voltage differential signal receiver 501 and 502 and a demultiplexer 511 and 512 as a group, as shown in FIG. 5, and a low voltage differential signal to provide a reference clock. It consists of a receiver 503 and a PLL 510.
도 3 내지 도 5을 참조하면, 본 발명은 종래 구조의 버스 스위치(212)를 대신하여 제1~4신호 변환기(321, 322, 331, 332)를 사용한다.3 to 5, the present invention uses the first to fourth signal converters 321, 322, 331, and 332 instead of the bus switch 212 having a conventional structure.
먼저, 제1,4신호변환기(321, 332)는 버스 투 저전압 차동 신호 변환기(Bus to Low Voltage Differential Signal Converter)로써 일반 트랜지스터 트랜지스터 로직(Transistor Transistor Logic:TTL) 레벨의 신호를 저전압 차동 신호 규격으로 변환한다. 멀티플렉서(401, 402)는 여러 개의 입력 신호군을 하나의 신호 라인을 통해 출력해 내는 기능을 수행한다. 예를 들어, 멀티플렉서(401, 402)는 6:1멀티플렉싱(Multiplexing)을 수행하면, 6개의 입력 신호를 1개의 출력 신호 라인을 통해서 내보낼 수 있다. 따라서, 멀티플렉서(401, 402)는 36개의 입력되는 신호 라인이있으면, 멀티플렉싱을 통해서 6개의 신호 출력으로 바꿀 수 있는 것이다. 저전압 차동 신호 구동기(411, 412)는 멀티플렉서(401, 402)로부터 멀티플렉싱된 신호를 전달받아 TTL레벨을 저전압 차동 신호로 바꾸어 출력한다. 그러므로, 최종적인 신호 라인은 36개의 버스라인에 대해서 16개의 저전압 차동 신호 출력이 대응된다. 여기서, 저전압 차동 신호는 드라이버 출력 전압이 300mV 정도의 저전압으로 동작하고, 데이터률(Data Rate)는 이론적으로 1.9Gbps정도로 데이터를 전송할 수 있으며, 실제로 구현했을 경우 400Mbps 이상에서도 데이터를 전송할 수 있다.First, the first and fourth signal converters 321 and 332 are bus-to-low voltage differential signal converters, which convert a signal of a general transistor transistor logic (TTL) level into a low voltage differential signal standard. Convert. The multiplexers 401 and 402 output a plurality of input signal groups through one signal line. For example, when the multiplexers 401 and 402 perform 6: 1 multiplexing, six input signals may be output through one output signal line. Therefore, if there are 36 input signal lines, the multiplexers 401 and 402 can switch to 6 signal outputs through multiplexing. The low voltage differential signal drivers 411 and 412 receive the multiplexed signals from the multiplexers 401 and 402 and convert the TTL levels into low voltage differential signals. Therefore, the final signal line corresponds to 16 low voltage differential signal outputs for 36 bus lines. Here, the low voltage differential signal operates at a low voltage of about 300mV of the driver output voltage, and the data rate can theoretically transmit data at about 1.9Gbps, and in actual implementation, it can transmit data at 400Mbps or higher.
그리고, 본 발명은 저전압 운용을 하므로써 전자기 간섭(ElectroMagnetic Interference: EMI) 영향을 줄일 수 있으며, 1ns의 전송 지연(propagation delay) 특성을 가지며, 신호 왜곡의 가능성도 크지 않는 이점이 있다. 또한, 본 발명은 신호의 차동 특성은 보드의 핫 스왑 가능성을 자연스럽게 해결해 주고 있다. 즉, 본 발명은 전원 인가 상태에서 보드가 삽입되거나 제거될 경우 불규칙한 왜곡 신호가 발생할 수 있다고 하였는데 차동 신호의 경우에 있어서 포지티브(positive)측과 네거티브(negative)측에 모두 같은 왜곡이 발생하므로 두 신호의 차는 일정하게 유지될 수 있기 때문이다.In addition, the present invention can reduce the effects of Electromagnetic Interference (EMI) by low voltage operation, has a propagation delay characteristic of 1 ns, and there is an advantage that the possibility of signal distortion is not great. In addition, the differential nature of the signal naturally solves the hot swappability of the board. That is, according to the present invention, when the board is inserted or removed while the power is applied, irregular distortion signals may be generated. In the case of the differential signals, the same distortion occurs on both the positive side and the negative side. This is because the difference can be kept constant.
따라서, 본 발명은 종래와 달리 버스 스위치가 없어도 신호의 불규칙한 바운스(bounce)가 전달되지 않는다.Accordingly, the present invention does not transmit an irregular bounce of a signal even without a bus switch.
그리고, 본 발명은 저전압 차동 신호 규격은 간단한 종단(termination)인 일반적으로 신호 양단간에 저항 연결을 통해서 신호 손실(반사)를 최소화할 수 있다.In addition, the present invention can minimize the signal loss (reflection) through the resistance connection between the two ends of the signal in general, the low voltage differential signal specification is a simple termination (termination).
PLL(410)는 입력된 신호의 판단 기준을 알려주는 클럭을 만들어멀티플렉서(401, 402)로 제공하고, 상대편 신호 수신단에서도 같은 클럭 소스를 사용해야 하므로 클럭도 차동 신호로 변환하여 디멀티플렉싱을 할 수 있게 한다.The PLL 410 generates a clock indicating the criterion of the input signal and provides it to the multiplexers 401 and 402. The PLL 410 also needs to use the same clock source at the opposite signal receiver so that the clock can also be converted into a differential signal for demultiplexing. do.
일반적으로 버스 구조는 양방향성을 가지는데 저전압 차동 신호 구동기(411, 412, 413)이나 저전압 차동 신호 수신기(510, 511, 512)는 단방향성이므로 송신회로와 수신회로로 나누어서 구성된다.In general, the bus structure is bidirectional. Since the low voltage differential signal drivers 411, 412, 413 and the low voltage differential signal receivers 510, 511, 512 are unidirectional, they are divided into a transmission circuit and a reception circuit.
라인 프로세서(311)가 송신할 경우는 제1신호 변환기(321)에서 신호를 변환 다음 커넥터(40)와 미드-플레인(30)을 거쳐 제3신호변환기(321)로 전송된다. 제3신호변환기(321)는 함께 제공된 클럭을 기준으로 차동 신호를 버스 신호로 복구하고, 디멀티플렉싱(demultiplexing)을 수행한다. 이 신호는 물리 계층 요소(314)가 이해할 수 있는 신호이므로 통신에 영향을 주지 않고 동작할 수 있다.When the line processor 311 transmits, the signal is converted by the first signal converter 321 and then transmitted to the third signal converter 321 through the connector 40 and the mid-plane 30. The third signal converter 321 restores the differential signal to the bus signal based on the clock provided together and performs demultiplexing. This signal is understandable to the physical layer element 314 and can operate without affecting communication.
한편, 외부로부터 데이터를 수신받는 경우는 라인 인터페이스 보드(20)에 있는 제4신호변환기(332)에 의해 멀티플렉싱 및 신호 변환이 이루어지고, 라인 프로세서 보드(10)의 제2신호변환기(322)를 통해 다시 버스 신호로 변환한다.On the other hand, when receiving data from the outside, the multiplexing and signal conversion is performed by the fourth signal converter 332 in the line interface board 20, and the second signal converter 322 of the line processor board 10 is connected. Converts it back to a bus signal.
상술한 바와 같이 본 발명은 TTL_LVDS 변환기가 멀티플렉싱/디멀티플렉싱 구조를 가지고 있으므로 미드-플레인을 경유하는 보드에서 신호의 수를 줄일 수 있으므로 신호 라우팅을 용이하게 할 수 있다.As described above, since the TTL_LVDS converter has a multiplexing / demultiplexing structure, the number of signals can be reduced in a board via the mid-plane, thereby facilitating signal routing.
또한, 본 발명은 차동 신호의 특성으로 인해 외부 노이즈의 영향을 덜 받을 수 있을뿐만 아니라 시스템의 중요한 요소의 하나인 전자기 간섭 요소 성분을 억제할 수 있는 이점이 있다.In addition, the present invention has the advantage of being able to suppress the electromagnetic interference element component, which is one of the important elements of the system, as well as being less affected by external noise due to the characteristics of the differential signal.
게다가, 본 발명은 종래 버스 스위치의 구조를 사용하는 방법에 비해 핫 스왑을 구현함에 있어서 시스템의 안정성을 향상시킬 수 있다.In addition, the present invention can improve the stability of the system in implementing hot swap compared to the method using the structure of the conventional bus switch.
아울러, 본 발명은 시스템의 미드-플레인 구조에 대한 단순화로 전체 생산 단가를 낮출 수 있는 효과를 기대할 수 있다.In addition, the present invention can be expected to reduce the overall production cost by simplifying the mid-plane structure of the system.
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| Publication number | Publication date |
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| KR100406490B1 (en) | 2003-11-17 |
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