KR20030035214A - Multi Chip Package And Method Of Fabricating The Same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 멀티 칩 패키지 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a multi-chip package and a method for manufacturing the same.
디지털 신호처리 기술이 발전함에 따라, 오디오, 비디오 및 통신 시스템 등에 사용되는 논리 소자의 신호처리 방식은 기존의 아날로그 신호처리 방식에서 디지털 신호처리 방식으로 급격히 전환되고 있다.With the development of digital signal processing technology, the signal processing method of logic elements used in audio, video and communication systems is rapidly changing from the conventional analog signal processing method to the digital signal processing method.
이러한 추세에 맞추어 마이크로 소자와 같은 논리 칩과 정보를 저장/재생할 수 있는 메모리 칩을 차례로 적층시킨 후, 전기적으로 연결하는 멀티 칩 패키지가 개발되고 있다. 이러한 멀티 칩 패키지는 메모리 칩과 논리 칩을 개별적으로 패키지하지 않기 때문에 부피를 적게 차지하는 장점을 갖고, 그 결과 전자 제품의 소형화에 유리하다.In accordance with this trend, multi-chip packages have been developed in which a logic chip such as a micro device and a memory chip capable of storing / reproducing information are sequentially stacked and electrically connected. Such a multi-chip package does not package the memory chip and the logic chip separately, which has the advantage of taking up a small volume, and as a result, it is advantageous for miniaturization of electronic products.
그런데, 멀티 칩 패키지가 동작하기 위해서는 상기 적층된 두 칩을 전기적으로 연결하는 동시에 외부 전자 장치와 연결을 위한 리드 프레임에 상기 칩들을 전기적으로 연결하는 것이 요구된다. 이러한 전기적 연결은, 통상적으로, 상기 적층된 칩들에 구비된 본딩 패드를 와이어 본딩의 기술로 연결하는 방법이 사용된다.However, in order for a multi-chip package to operate, it is required to electrically connect the stacked two chips and electrically connect the chips to a lead frame for connection with an external electronic device. This electrical connection is typically used a method of connecting the bonding pads provided on the stacked chips by the technique of wire bonding.
하지만, 멀티 칩 패키지를 위해 반도체 칩을 특별히 설계하지 않을 경우, 상기 반도체 칩의 본딩 패드와 상기 리드 프레임을 연결하는 와이어가 교차되는 문제가 발생할 수 있다. 상기와 같이 와이어가 교차할 경우 전자 회로에 치명적인 쇼트의 문제를 갖는다. 이에 따라, 멀티 칩 패키지를 위해선 상기 차례로 적층된 칩들중 적어도 한 칩의 본딩 패드 위치를 변경하는 설계 변경의 작업이 실시되어야 한다.However, when the semiconductor chip is not specially designed for the multi-chip package, a problem may occur in which a bonding pad of the semiconductor chip and a wire connecting the lead frame cross each other. As described above, when wires cross, a short circuit problem that is fatal to an electronic circuit is caused. Accordingly, a design change operation for changing the bonding pad position of at least one of the chips stacked in this order must be performed for the multi-chip package.
그러나 이러한 본딩 패드의 위치 변경은 상기 멀티 칩 패키지가 실장되는 PCB 기판의 회로를 다시 변경해야 하는 문제점을 갖는다.However, the change of the position of the bonding pad has a problem of changing the circuit of the PCB board on which the multi-chip package is mounted.
본 발명이 이루고자 하는 기술적 과제는 본딩 패드의 위치를 변화시킬 필요가 없는 멀티 칩 패키지를 제공하는 데 있다.An object of the present invention is to provide a multi-chip package that does not need to change the position of the bonding pad.
본 발명이 이루고자 하는 다른 기술적 과제는 본딩 패드의 위치를 변화시키지 않도록 하는 멀티 칩 패키지의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a manufacturing method of a multi-chip package so as not to change the position of the bonding pad.
도 1은 본 발명의 바람직한 실시예에 따른 멀티 칩 패키지 및 그 제조 방법을 설명하기 위한 사시도이다.1 is a perspective view illustrating a multi-chip package and a method of manufacturing the same according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 통상적인 본딩 패드에 금속 배선을 통해 연결되는 또다른 본딩 패드를 구비하는 멀티 칩 패키지를 제공한다.이 멀티 칩 패키지는 복수개의 제 1 본딩 패드들 및 제 2 본딩 패드들을 구비하는 하부 칩을 포함한다. 상기 하부 칩 내에는 상기 제 1 본딩 패드 및 상기 제 2 본딩 패드를 전기적으로 연결하는 금속 배선이 배치된다. 또한, 상기 하부 칩 상에는 복수개의 제 3 본딩 패드들을 구비하는 상부 칩이 접착되고, 상기 제 2 본딩 패드 및 상기 제 3 본딩 패드는 제 2 와이어에 의해 연결된다.In order to achieve the above technical problem, the present invention provides a multi-chip package having another bonding pad connected to a conventional bonding pad through metal wiring. The multi-chip package includes a plurality of first bonding pads and a first bonding pad. And a bottom chip with two bonding pads. A metal wire for electrically connecting the first bonding pad and the second bonding pad is disposed in the lower chip. In addition, an upper chip having a plurality of third bonding pads is bonded onto the lower chip, and the second bonding pad and the third bonding pad are connected by a second wire.
상기 멀티 칩 패키지는 복수개의 접속 단자를 구비하면서 상기 하부 칩을 둘러싸는 리드 프레임을 더 포함하고, 상기 제 1 본딩 패드 및 상기 제 3 본딩 패드를 상기 접속 단자에 각각 연결하는 제 1 와이어 및 제 3 와이어를 더 포함하는 것이 바람직하다.The multi-chip package further includes a lead frame including a plurality of connection terminals and surrounding the lower chip, wherein the first wire and the third connection pad connect the first bonding pad and the third bonding pad to the connection terminals, respectively. It is preferable to further include a wire.
상기한 다른 기술적 과제를 달성하기 위하여 본 발명은 추가적인 본딩 패드를 구비함으로써, 서로 다른 칩과 연결되는 멀티 칩 패키지의 제조 방법을 제공한다. 이 방법은 제 1 본딩 패드, 제 2 본딩 패드와 이들을 연결하는 금속 배선을 구비한 하부 칩 및 제 3 본딩 패드를 구비한 상부 칩을 각각 준비하는 단계를 포함한다. 상기 하부 칩 상에 상기 상부 칩을 접착한 후, 와이어 본딩 공정을 실시하여 상기 제 2 본딩 패드 및 상기 제 3 본딩 패드를 연결하는 제 2 와이어를 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a multichip package connected to different chips by providing additional bonding pads. The method includes the steps of preparing a lower chip having a first bonding pad, a second bonding pad and a metal wiring connecting them, and an upper chip having a third bonding pad, respectively. After bonding the upper chip on the lower chip, a wire bonding process is performed to form a second wire connecting the second bonding pad and the third bonding pad.
본 발명의 바람직한 실시예에 따른 멀티 칩 패키지의 제조 방법은 상기 와이어 본딩 공정 전에, 상기 하부 칩의 주변에 복수개의 접속 단자를 구비한 리드 프레임을 배치하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 와이어 본딩 공정은 상기 제 1 본딩 패드 및 상기 제 3 본딩 패드를 각각 상기 접속 단자에 연결하는 제 1 와이어 및 제 3 와이어를 형성하는 단계를 더 포함한다.The method of manufacturing a multi-chip package according to a preferred embodiment of the present invention preferably further includes arranging a lead frame having a plurality of connection terminals around the lower chip before the wire bonding process. In this case, the wire bonding process may further include forming a first wire and a third wire connecting the first bonding pad and the third bonding pad to the connection terminal, respectively.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 1은 본 발명의 바람직한 실시예에 따른 멀티 칩 패키지 및 그 제조 방법을 설명하기 위한 사시도이다.1 is a perspective view illustrating a multi-chip package and a method of manufacturing the same according to a preferred embodiment of the present invention.
도 1을 참조하면, 복수개의 제 1 본딩 패드들(110) 및 제 2 본딩 패드들(120)을 구비한 하부 칩(100)을 준비한다. 상기 하부 칩(100)과 별도로 복수개의 제 3 본딩 패드들(210)을 구비한 상부 칩(200)을 준비한다.Referring to FIG. 1, a lower chip 100 having a plurality of first bonding pads 110 and second bonding pads 120 is prepared. The upper chip 200 having a plurality of third bonding pads 210 is prepared separately from the lower chip 100.
상기 상부 칩(200)은 상기 하부 칩(100)보다 면적이 작은 것이 바람직하며, 이때 통상적으로 상기 하부 칩(100)은 논리 칩이고, 상기 상부 칩(200)은 메모리 칩 또는 논리 칩 중 한가지이다.Preferably, the upper chip 200 has a smaller area than the lower chip 100. In this case, the lower chip 100 is a logic chip, and the upper chip 200 is one of a memory chip and a logic chip. .
상기 제 1 본딩 패드들(110) 및 상기 제 3 본딩 패드들(210)은 각각 상기 하부 칩(100) 및 상기 상부 칩(200)의 가장자리에 배치되는 것이 일반적이다. 또한, 상기 제 2 본딩 패드들(120)은 상기 하부 칩(100) 중, 상기 제 1 본딩 패드들(110)로 둘러싸인 영역의 상부면에 배치되되, 후속 공정에서 상기 상부 칩(200)이 접착되는 영역 상에는 형성되지 않는다.The first bonding pads 110 and the third bonding pads 210 are generally disposed at edges of the lower chip 100 and the upper chip 200, respectively. In addition, the second bonding pads 120 are disposed on an upper surface of an area surrounded by the first bonding pads 110 among the lower chips 100, and the upper chips 200 are bonded in a subsequent process. It is not formed on the area | region which becomes.
상기 하부 칩(100)은 상기 제 1 본딩 패드들(110) 중의 일부와 상기 제 2 본딩 패드들(120)을 서로 연결하는 금속 배선(500)을 더 포함한다. 상기 금속 배선(500)은 통상적인 반도체 장치의 금속 배선 형성 공정에서 형성되는 것이 바람직하다. 따라서, 상기 금속 배선(500)은 상기 제 1 및 제 2 본딩 패드들(110, 120)과는 달리 상기 하부 칩(100) 상부면에 노출되지 않고, 보호막 하부에 배치된다. 따라서, 상기 제 1 및 제 2 본딩 패드들(110, 120)을 연결하는 상기 금속 배선(500)은 통상적인 반도체 장치의 제조 공정을 벗어난 추가적인 공정 단계를 필요로 하지 않는다.The lower chip 100 further includes a metal wire 500 connecting some of the first bonding pads 110 and the second bonding pads 120 to each other. The metal wiring 500 is preferably formed in a metal wiring forming process of a conventional semiconductor device. Therefore, unlike the first and second bonding pads 110 and 120, the metal wire 500 is not exposed to the upper surface of the lower chip 100 and is disposed under the passivation layer. Therefore, the metal wire 500 connecting the first and second bonding pads 110 and 120 does not require an additional process step outside the manufacturing process of a conventional semiconductor device.
상기 상부 칩(200)을 상기 하부 칩(100) 상에 접착시킨다. 상기 접착 공정은 통상적으로 에폭시 수지를 사용한 접착인 것이 바람직하다. 또한, 앞서 설명한 것처럼, 상기 접착 공정에서 상기 상부 칩(200)이 상기 제 1 및 제 2 본딩 패드들(110, 120)을 덮지 않도록 형성한다. 이에 더하여, 상기 상부 칩(200)의 제 3 본딩 패드들(210)과 상기 하부 칩(100)의 제 2 본딩 패드들(120)이 인접하도록 접착하는 것이 바람직하다. 이를 위해, 상기 상부 칩(200)이 접착된 상태의 상기 제 3 본딩 패드들(210)의 위치를 고려하여 상기 제 2 본딩 패드들(120)을 형성하는 것이 바람직하다.The upper chip 200 is adhered to the lower chip 100. It is preferable that the said bonding process is adhesion | attachment using an epoxy resin normally. In addition, as described above, the upper chip 200 is formed so as not to cover the first and second bonding pads 110 and 120 in the bonding process. In addition, the third bonding pads 210 of the upper chip 200 and the second bonding pads 120 of the lower chip 100 may be bonded to be adjacent to each other. To this end, it is preferable to form the second bonding pads 120 in consideration of the positions of the third bonding pads 210 in which the upper chip 200 is bonded.
상기 하부 칩(100) 상에 상기 상부 칩(200)이 접착된 결과물을 복수개의 접속 단자들(300)을 구비한 리드 프레임 내에 배치한다.The result of adhering the upper chip 200 to the lower chip 100 is disposed in a lead frame having a plurality of connection terminals 300.
이후, 와이어 본딩 공정을 실시하여, 상기 제 3 본딩 패드들(210)과 상기 제2 본딩 패드들(120)을 연결하는 제 2 와이어(420)를 형성한다. 또한, 상기 와이어 본딩 공정을 통해, 상기 접속 단자들(300)과 상기 제 1 및 제 3 본딩 패드들(110, 210)을 연결하는 제 1 와이어(410) 및 제 3 와이어(430)를 형성한다.Thereafter, a wire bonding process is performed to form a second wire 420 connecting the third bonding pads 210 and the second bonding pads 120. In addition, a first wire 410 and a third wire 430 are formed to connect the connection terminals 300 to the first and third bonding pads 110 and 210 through the wire bonding process. .
상기 와이어 본딩 공정에 사용되는 와이어의 물질은 금(gold)을 사용하는 것이 바람직하다. 이때, 상기 제 2 본딩 패드(120)의 크기가 작을 경우 제 2 와이어(420)의 접착력이 떨어지는 문제점을 갖는다. 이를 예방하기 위해선 넓은 면적의 본딩 패드를 형성하는 것이 요구되지만, 칩 면적 등을 고려할 때 바람직한 방법이 아니다. 따라서, 상기 제 2 와이어(420)의 접착력을 개선하기 위한 바람직한 방법으로, 상기 제 2 와이어(420)의 상부면 상에 반구형의 접속 장치를 더 형성할 수도 있다.It is preferable to use gold as the material of the wire used in the wire bonding process. In this case, when the size of the second bonding pad 120 is small, the adhesive force of the second wire 420 may be inferior. In order to prevent this, it is required to form a bonding pad having a large area, but it is not a preferable method in consideration of chip area. Therefore, as a preferable method for improving the adhesive force of the second wire 420, hemispherical connecting device may be further formed on the upper surface of the second wire 420.
다시 도 1을 참조하여 본 발명의 바람직한 실시예에 따른 멀티 칩 패키지를 설명하면, 본 발명에 따른 멀티 칩 패키지는 복수개의 제 1 본딩 패드들(110) 및 제 2 본딩 패드들(120)을 구비하는 하부 칩(100)을 구비한다. 상기 제 1 본딩 패드들(110)은 상기 하부 칩(100)의 가장자리에 배치되고, 상기 제 2 본딩 패드들(120)은 상기 하부 칩(100) 중 상기 제 1 본딩 패드들(110)로 둘러싸인 영역 상에 배치된다. 또한, 상기 하부 칩(100)에는 상기 제 1 본딩 패드들(110) 중 일부 및 상기 제 2 본딩 패드(120)를 전기적으로 연결하는 금속 배선(500)이 배치된다. 상기 금속 배선(500)은 상기 하부 칩(100)의 상부면을 덮는 보호막 아래에 배치되는 것이 바람직하다.Referring back to FIG. 1, a multi-chip package according to a preferred embodiment of the present invention will be described. The multi-chip package according to the present invention includes a plurality of first bonding pads 110 and second bonding pads 120. The lower chip 100 is provided. The first bonding pads 110 are disposed at an edge of the lower chip 100, and the second bonding pads 120 are surrounded by the first bonding pads 110 of the lower chip 100. Disposed on the area. In addition, the lower chip 100 may include metal wires 500 that electrically connect some of the first bonding pads 110 and the second bonding pads 120. The metal wire 500 may be disposed under a protective film covering an upper surface of the lower chip 100.
상기 하부 칩(100) 상에는 복수개의 제 3 본딩 패드들(210)을 구비하는 상부칩(200)이 접착된다. 상기 상부 칩(200)은 상기 하부 칩(100)의 본딩 패드들(110, 120)을 덮지 않도록 접착된다.An upper chip 200 having a plurality of third bonding pads 210 is bonded to the lower chip 100. The upper chip 200 is bonded so as not to cover the bonding pads 110 and 120 of the lower chip 100.
상기 제 3 본딩 패드들(210) 중 일부는 제 2 와이어(420)를 통해 상기 제 2 본딩 패드(120)에 연결된다. 따라서, 상기 제 2 본딩 패드(120)에 연결된 상기 제 3 본딩 패드(210)는 상기 제 2 와이어(420), 상기 제 2 본딩 패드(120) 및 상기 금속 배선(500)을 통해 상기 제 1 본딩 패드(110)에 전기적으로 연결된다. 이에 따라, 최초 설계된 상기 제 1 본딩 패드들(110)의 위치를 변화시킬 필요없이 상기 상부 칩(200)과 상기 하부 칩(100)을 전기적으로 연결시킬 수 있다. 이에 더하여, 상기와 같이 상기 제 1 본딩 패드들(110)의 위치가 변하지 않기 때문에, 본 발명에 따른 멀티 칩 패키지가 실장되는 PCB 기판의 설계를 다시 변경할 필요가 없다.Some of the third bonding pads 210 are connected to the second bonding pad 120 through a second wire 420. Accordingly, the third bonding pad 210 connected to the second bonding pad 120 may be connected to the first bonding pad through the second wire 420, the second bonding pad 120, and the metal wire 500. It is electrically connected to the pad 110. Accordingly, the upper chip 200 and the lower chip 100 may be electrically connected to each other without having to change the positions of the first designed bonding pads 110. In addition, since the positions of the first bonding pads 110 do not change as described above, there is no need to change the design of the PCB substrate on which the multichip package according to the present invention is mounted.
또한, 상기 상부 칩(200) 및 상기 하부 칩(100)이 접착된 결과물 주변에는 복수개의 접속 단자들(300)을 구비한 리드 프레임이 배치된다. 상기 제 1 본딩 패드들(110)은 제 1 와이어(410)에 의해 상기 접속 단자(300)에 연결되고, 상기 제 2 본딩 패드(120)에 연결되지 않은 나머지 제 3 본딩 패드들(210)은 제 3 와이어(430)에 의해 상기 접속 단자(300)에 연결된다.In addition, a lead frame having a plurality of connection terminals 300 is disposed around a resultant product to which the upper chip 200 and the lower chip 100 are bonded. The first bonding pads 110 are connected to the connection terminal 300 by a first wire 410, and the remaining third bonding pads 210 are not connected to the second bonding pad 120. The third terminal 430 is connected to the connection terminal 300.
상기 제 3 본딩 패드들(210) 중 상기 제 3 와이어(430)를 통해 직접 접속 단자(300)에 연결되는 것은 상기 상부 칩(200)의 전력 단자인 것이 바람직하다. 이에 반해, 상기 제 3 본딩 패드들(210) 중 상기 제 2 와이어(420)를 통해 차례로 상기 제 2 본딩 패드(120), 상기 금속 배선(500) 및 상기 제 1 본딩 패드(110)에 연결되는 것은 상기 상부 칩(200)과 상기 하부 칩(100) 사이에서 신호를 전달하는 단자인경우가 바람직하다.It is preferable that the third bonding pads 210 are connected to the direct connection terminal 300 through the third wire 430 are the power terminals of the upper chip 200. In contrast, the second bonding pad 120, the metal wire 500, and the first bonding pad 110 are sequentially connected to each other through the second wire 420 of the third bonding pads 210. It is preferable that the terminal is a terminal for transmitting a signal between the upper chip 200 and the lower chip 100.
본 발명에 따르면, 하부 칩에 배치된 제 1 본딩 패드들 중 일부는, 상부 칩에 배치된 제 3 본딩 패드들과의 와이어 본딩을 위해 배치된, 제 2 본딩 패드에 금속 배선을 통해 연결된다. 이에 따라, 와이어들 사이의 교차에 따른 쇼트의 문제를 예방할 수 있다. 이에 더하여 제 1 및 제 3 본딩 패드의 위치를 변경할 필요가 없기 때문에, PCB 기판의 설계를 변경할 필요 역시 없다.According to the present invention, some of the first bonding pads disposed on the lower chip are connected via metal wires to the second bonding pads arranged for wire bonding with the third bonding pads disposed on the upper chip. Accordingly, it is possible to prevent a problem of short due to the intersection between the wires. In addition, since there is no need to change the positions of the first and third bonding pads, there is no need to change the design of the PCB substrate.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010067183A KR20030035214A (en) | 2001-10-30 | 2001-10-30 | Multi Chip Package And Method Of Fabricating The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010067183A KR20030035214A (en) | 2001-10-30 | 2001-10-30 | Multi Chip Package And Method Of Fabricating The Same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030035214A true KR20030035214A (en) | 2003-05-09 |
Family
ID=29567063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010067183A KR20030035214A (en) | 2001-10-30 | 2001-10-30 | Multi Chip Package And Method Of Fabricating The Same |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030035214A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013036057A1 (en) * | 2011-09-09 | 2013-03-14 | Byoung Kyu Park | Semiconductor package and method of producing semiconductor package |
-
2001
- 2001-10-30 KR KR1020010067183A patent/KR20030035214A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2013036057A1 (en) * | 2011-09-09 | 2013-03-14 | Byoung Kyu Park | Semiconductor package and method of producing semiconductor package |
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