KR20030026543A - Method of forming trench gate type semiconductor deviec - Google Patents
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Abstract
Description
본 발명은 트렌치 게이트형 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 트렌치 게이트형 반도체 장치의 모스 트랜지스터 형성 방법에 관한 것이다.The present invention relates to a method for forming a trench gate type semiconductor device, and more particularly, to a method of forming a MOS transistor of a trench gate type semiconductor device.
트렌치 게이트형 모스 트랜지스터는 기판 평면에 게이트 전극을 형성하는 통상의 MOS 트랜지스터와 달리 기판에 트렌치를 형성하고 트렌치 측벽과 저면에 게이트 절연막을 형성한 뒤 트렌치에 폴리실리콘 등의 도전막을 채워 넣어 이를 게이트로 사용하는 형태의 트랜지스터다. 따라서, 트랜치의 측벽에 형성된 게이트 절연막과 면한 기판 부분이 채널로 사용된다. 이런 구조의 트렌치 게이트형 반도체 장치는 USPN 6,211,018, USPN 6,198,127 등에 개시되어 있으며, 대전류 저전압 스위칭 구동에 유리한 특성을 가지므로 대전류 저전압 스위칭 동작을 필요로 하는 부분에많이 사용되고 있다. 통상 트렌치 게이트형 반도체 장치는 트렌치 게이트형 트랜지스터가 주기적으로 복수 개가 병설되어 이루어진다.Unlike conventional MOS transistors that form gate electrodes on the substrate plane, trench gate type MOS transistors form trenches on the substrate, form gate insulating films on the trench sidewalls and bottom surfaces, and fill the trenches with conductive films such as polysilicon to form the gates. It is a transistor of the type used. Thus, the substrate portion facing the gate insulating film formed on the sidewalls of the trench is used as the channel. Trench gate semiconductor devices having such a structure are disclosed in USPN 6,211,018, USPN 6,198,127, and the like, and are used in many parts requiring high current low voltage switching operations because they have advantageous characteristics for high current low voltage switching driving. In general, in the trench gate type semiconductor device, a plurality of trench gate transistors are periodically provided in parallel.
그런데, 트렌치 게이트형 모스 트랜지스터를 형성함에 있어서, 트렌치의 깊이가 20000 옹스트롬 정도로 깊고, 트렌치를 채우기 위해 적층되는 폴리실리콘 두께도 20000 옹스트롬 정도로 두껍다. 따라서, 트렌치 위로 기판 영역에 쌓인 폴리실리콘층을 상당 부분 제거한다. 이때, 폴리실리콘층 제거에는 통상 에치 백 방식을 이용하며, 기판 영역에서 폴리실리콘층의 잔류 정도, 트렌치에서의 폴리실리콘층 상면의 리세스 정도의 조절이 용이하지 않다는 문제가 있다. 가령, 소오스 형성을 위해 기판 표면쪽에 형성되는 N형 불순물 주입층 형성 깊이 이하로 폴리실리콘 리세스가 이루어지면 정상적 트랜지스터 동작이 이루어질 수 없다.By the way, in forming the trench gate type MOS transistor, the depth of the trench is as deep as 20,000 angstroms, and the thickness of the polysilicon laminated to fill the trench is also as high as 20,000 angstroms. Thus, a substantial portion of the polysilicon layer accumulated in the substrate region over the trench is removed. At this time, the polysilicon layer is removed using an etch back method, and there is a problem in that it is not easy to control the degree of residual polysilicon layer in the substrate region and the degree of recess of the upper surface of the polysilicon layer in the trench. For example, if a polysilicon recess is made below the formation depth of the N-type impurity implantation layer formed on the surface of the substrate to form the source, normal transistor operation cannot be performed.
본 발명은 상술한 종래의 트렌치 게이트형 반도체 장치 제조상의 문제점을 경감시키기 위한 것으로, 트렌치 게이트 형성시에 기판 위에 적층되는 도전막의 리세스 정도를 용이하게 조절할 수 있는 트렌치 게이트형 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention is to alleviate the above-mentioned problems in the fabrication of a trench trench type semiconductor device, and to provide a trench gate type semiconductor device formation method capable of easily adjusting the degree of recess of a conductive film stacked on a substrate when the trench gate is formed. It aims to do it.
본 발명은 또한 형성 과정에서 자기 정렬적 수단을 이용하여 노광 공정을 줄일 수 있는 트렌치 게이트형 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.It is another object of the present invention to provide a method for forming a trench gate type semiconductor device which can reduce the exposure process by using self-aligned means in the formation process.
도1 내지 도8은 본 발명의 트렌치 게이트형 반도체 장치를 형성하는 방법의 각 단계를 나타내는 공정 단면도들이다.1 to 8 are process cross-sectional views showing respective steps of the method for forming the trench gate type semiconductor device of the present invention.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 수직형 채널 및 소오스/드레인을 형성하기 위한 불순물층을 형성하는 단계, 기판에 트렌치를 형성하는 단계, 트렌치 내벽 및 기판 상면의 트렌치 주변 일정 폭 영역에 게이트 절연막을 형성하는 단계, 도전막을 적층하여 트렌치를 채우고 CMP로 기판 상면 위의 소정 준위까지 리세스시켜 상기 평탄화된 도전막을 형성하는 단계, 평탄화된 도전막 위에 상기 트렌치를 커버하면서 상기 일정 폭 영역 이내에 외곽선을 가지는 제1 형 식각 마스크 패턴 및 제1 형 식각 마스크 패턴과 일정 거리 이상 이격되면서 상기 게이트 절연막의 외곽선과 위에서 볼 때 적어도 접하도록 제2 폭을 가지는 제2형 식각 마스크 패턴을 형성하는 단계, 상기 제1 및 제2형 식각 마스크 패턴을 이용하여 상기 평탄화된 도전막과 소오스 형성층을 식각하는 단계, 기판 전면에 채널과 동일한 불순물을 이온주입하여 노출된 기판 표층에 상대적 고농도 이온주입층을 형성하는 단계, 기판 전면에 층간 절연막을 적층하고 패터닝하여 상기 소오스 형성층의 식각으로 형성된 측벽과 상기 고농도 이온주입층을 드러내는 단계, 기판 전면에 메탈층을 적층하는 단계를 구비하여 이루어진다.The method of the present invention for achieving the above object, the step of forming an impurity layer for forming a vertical channel and source / drain on the substrate, forming a trench in the substrate, a predetermined width around the trench inner wall and the trench upper surface of the substrate Forming a gate insulating film in a region, laminating a conductive film to fill the trench, and recessing to a predetermined level on the upper surface of the substrate with CMP to form the flattened conductive film; Forming a second type etching mask pattern having a second width so as to be at least in contact with the outline of the gate insulating layer while being spaced apart by a predetermined distance from the first type etching mask pattern and the first type etching mask pattern having an outline within an area. Steps and the planarized conductive film and the small using the first and second type etching mask pattern Etching the os forming layer, implanting the same impurity as the channel on the entire surface of the substrate to form a relatively high concentration ion implantation layer on the exposed substrate surface layer, laminating and patterning an interlayer insulating film on the entire surface of the substrate to form an etching of the source forming layer Exposing a sidewall and the high concentration ion implantation layer, and laminating a metal layer over the entire surface of the substrate.
본 발명에서 트랜치가 형성되고 MOS 트랜지스터가 이루어지는 영역은 기판에 단결정 에피택셜층(epitaxial layer)을 성장시키는 방법으로 형성하는 것이 바람직하다.In the present invention, the region where the trench is formed and the MOS transistor is formed is preferably formed by growing a single crystal epitaxial layer on the substrate.
이온주입 공정 이후에는 대개 주입된 불순물의 활성화와 확산을 위한 어닐링 공정이 뒤따르게 된다.After the ion implantation process, an annealing process is usually followed to activate and diffuse the implanted impurities.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도1은 트렌치 게이트형 반도체 장치를 형성하기 위해 기판에 불순물층을 형성한 상태를 나타내는 도면이다. 도1을 참조하면, N+로 형성된 단결정 실리콘 기판(10)에 N-로 불순물을 도핑시키면서 단결정 실리콘 에피텍셜층(11)을 형성한다. 에피텍셜층(11)의 두께는 통상 20000 옹스트롬 이상으로 한다. 에피텍셜층(11)의 10000 옹스트롬을 전후한 깊이에 넓은 분포로 300KeV 정도의 이온주입 에너지 및 1013이온/cm2도즈량(dose)량으로 P형 불순물을 주입하여 P- 이온주입층(13)을 형성하고, 2000 내지 3000 옹스트롬 깊이로 표층에 50KeV 이온주입 에너지 및 1014~1015이온/cm2 도즈(does)량으로 N형 불순물을 주입하여 N 이온주입층(15)을 형성한다.1 is a view showing a state where an impurity layer is formed on a substrate to form a trench gate type semiconductor device. Referring to FIG. 1, a single crystal silicon epitaxial layer 11 is formed while doping impurities with N − to a single crystal silicon substrate 10 formed of N +. The thickness of the epitaxial layer 11 is usually 20000 angstroms or more. P-Ion implantation layer (13) by injecting P-type impurities with ion implantation energy of about 300 KeV and dose amount of 10 13 ions / cm 2 in a wide distribution at depths around 10000 angstrom of epitaxial layer 11 N-type impurity is implanted into the surface layer at a depth of 2000 to 3000 angstroms at an amount of 50 KeV ion implantation energy and 10 14 to 10 15 ions / cm 2 dose to form the N ion implantation layer 15.
도2를 참조하면 도1과 같이 준비된 기판에 표면 열산화를 통해 실리콘 산화막을 형성시킨다. 표면 열산화는 깊은 트렌치를 형성할 때 식각 마스크의 역할을 하기에 충분한 두께가 되도록 온도와 열산화 시간을 설계한다. 표면 열산화 과정은 P- 이온주입층의 불순물 확산과 활성화가 이루어지는 어닐링의 역할을 겸할 수 있다. 이어서, 실리콘 산화막 패터닝을 통해 기판에 트랜치 형성을 위한 식각 마스크 (19)를 형성한다. 기판을 식각하여 실리콘 에피텍셜층(11)의 대부분에 해당하는 20000 옹스트롬 정도 깊이의 트렌치(21)를 형성한다. 트렌치(21)의 폭은 디자인에 따라 달라질 수 있으나 가령, 10000 옹스트롬 정도로 한다.Referring to FIG. 2, a silicon oxide film is formed on the substrate prepared as shown in FIG. 1 through surface thermal oxidation. Surface thermal oxidation designs the temperature and thermal oxidation time to be thick enough to serve as an etch mask when forming deep trenches. The surface thermal oxidation process may serve as an annealing in which impurities are diffused and activated in the P-ion implantation layer. Subsequently, an etch mask 19 for forming a trench is formed in the substrate through silicon oxide patterning. The substrate is etched to form trenches 21 2000 angstroms deep corresponding to the majority of the silicon epitaxial layer 11. The width of the trench 21 may vary depending on the design but may be, for example, about 10,000 angstroms.
도3을 참조하면, 도2의 상태에서 불산 습식 식각 등의 방법으로 트렌치(21) 식각 마스크(19)로 사용된 표면 열산화막 패턴을 제거한다. 950도씨 정도의 고온으로 표면 열산화를 실시하여 트렌치 내벽면과 노출된 기판의 상면에 1000 옹스트롬내외의 게이트 절연막(23)을 형성한다. 이 열처리 과정도 P- 이온주입층의 불순물 확산과 활성화가 이루어지는 어닐링의 역할을 겸할 수 있다. 따라서, 에피텍셜층(11)은 표층인 N형 불순물층(151), 저층인 N-형 불순물층(171)과 그 사이의 상당 구간을 차지하는 P-형 불순물층(P WELL:131)을 이루게 된다.Referring to FIG. 3, in the state of FIG. 2, the surface thermal oxide pattern used as the trench 21 etching mask 19 is removed by a hydrofluoric acid wet etching method. Surface thermal oxidation is performed at a high temperature of about 950 ° C. to form a gate insulating film 23 of about 1000 angstroms on the inner wall surface of the trench and the upper surface of the exposed substrate. This heat treatment process can also serve as annealing in which impurity diffusion and activation of the P-ion implantation layer are performed. Accordingly, the epitaxial layer 11 forms an N-type impurity layer 151 which is a surface layer, an N-type impurity layer 171 which is a lower layer, and a P-type impurity layer (P WELL: 131) which occupies a considerable section therebetween. do.
게이트 절연막에 대한 패터닝을 통해 트렌치 내벽과 트렌치 주변으로 수천 옹스트롬 폭을 가지는 제1 영역에 게이트 절연막(23)을 남기고 그 외 영역에 기판의 N형 불순물층(151)이 드러나도록 한다. 이후, 도7을 참조하면, 게이트 절연막(23)의 외곽선을 기준으로 트렌치 주변에 N형 불순물층(151)이 게이트 절연막(23)으로 덮인 구간은 상대적으로 저농도 N형 불순물층(157)이 되고, 게이트 절연막(23)으로 덮이지 않은 트렌치 외측의 구간은 고농도 N형 불순물층(155)이 된다.By patterning the gate insulating layer, the gate insulating layer 23 is left in the trench inner wall and the trench around the trench, and the N-type impurity layer 151 of the substrate is exposed in the other region. 7, a region where the N-type impurity layer 151 is covered with the gate insulating film 23 around the trench based on the outline of the gate insulating film 23 becomes a relatively low concentration N-type impurity layer 157. The section outside the trench not covered with the gate insulating film 23 becomes the high concentration N-type impurity layer 155.
도4를 참조하면, 도3의 상태에서 게이트 전극을 이룰 도전막으로서 폴리실리콘층 적층이 이루어진다. 폴리실리콘 적층은 깊은 트렌치를 채울 정도의 충분한 두께로 진행되며, 트렌치를 채운 잔여층은 기판 상면에 쌓이게 된다. 폴리실리콘층을 CVD로 적층하는 과정에서 포클(POCl3) 가스 도핑이 이루어져 폴리실리콘층은 도전성이 강화된 N+ 불순물층이 된다. 잔여층이 쌓인 기판에 대해 CMP를 통해 폴리실리콘층 평탄화 식각을 실시한다. CMP는 평탄화된 폴리실리콘층(25) 상면이 기판 N형 불순물층(151) 위쪽으로 일정 두께 가령 2000 내지 3000 옹스트롬 준위를 이루도록 한다. 이과정에서 폴리실리콘층 리세스 및 평탄화를 위해 CMP를 사용함으로써 준위 조절이 용이하고 정확하게 된다.Referring to FIG. 4, a polysilicon layer is laminated as a conductive film for forming a gate electrode in the state of FIG. The polysilicon stack proceeds to a thickness sufficient to fill the deep trenches, and the remaining layers filling the trenches build up on top of the substrate. POCl3 gas doping is performed in the process of laminating the polysilicon layer by CVD, and thus the polysilicon layer becomes an N + impurity layer having enhanced conductivity. The polysilicon layer planarization etching is performed through the CMP on the substrate having the remaining layer. CMP allows the top surface of the planarized polysilicon layer 25 to have a predetermined thickness, for example, 2000 to 3000 angstroms, above the substrate N-type impurity layer 151. In this process, level control is easy and accurate by using CMP for the polysilicon layer recess and planarization.
도5를 참조하면, 도4의 상태에서 평탄화된 폴리실리콘층(25) 표면에 식각 방지막으로 실리콘 질화막(27)을 형성하고 패터닝을 실시한다. 이어서 LOCOS(Local Oxidation of Silicon) 방식으로 열산화를 실시하여 실리콘 질화막(27)이 제거된 영역에 식각 마스크 패턴(29,31)을 이룰 실리콘 산화막을 형성시킨다.Referring to FIG. 5, in the state of FIG. 4, a silicon nitride layer 27 is formed on the surface of the planarized polysilicon layer 25 as an etch stop layer and patterned. Subsequently, thermal oxidation is performed by a local oxide of silicon (LOCOS) method to form a silicon oxide film to form the etching mask patterns 29 and 31 in the region where the silicon nitride film 27 is removed.
도5 및 도6을 참조하면, 도5의 상태에서 인산 습식 식각을 통해 실리콘 질화막(27)을 제거한다. 기판 표면에 잔류된 실리콘 산화막에 의해 식각 마스크 패턴(29,31)이 형성된다. 실리콘 산화막 식각 마스크 패턴(29,31)은 적어도 트렌치 영역을 포함하면서 외곽선이 대개 트렌치 주변의 제1 영역에 존재하도록 형성되는 제1 마스크 패턴(29)과 게이트 절연막(23)으로 덮이지 않아 기판이 드러나는 부분이 게이트 절연막(23)과 접하는 경계 영역을 소정의 폭으로 커버하는 제2 마스크 패턴(31)의 두 종류를 포함한다.5 and 6, the silicon nitride layer 27 is removed through phosphate wet etching in the state of FIG. 5. Etch mask patterns 29 and 31 are formed by the silicon oxide film remaining on the substrate surface. The silicon oxide etch mask patterns 29 and 31 may include at least trench regions and are not covered with the first mask pattern 29 and the gate insulating layer 23, which are formed such that the outlines are generally present in the first region around the trenches. The exposed portion includes two kinds of second mask patterns 31 covering a boundary area in contact with the gate insulating film 23 with a predetermined width.
식각 마스크 패턴(29,31)을 이용하여 평탄화된 폴리실리콘막(25)과 기판의 N형 불순물층(151)에 대한 식각을 실시한다. 우선, 제1 마스크 패턴(29)에 의해 트렌치를 채운 게이트 전극(33)이 형성되고, 제2 마스크 패턴(31)으로 덮인 폴리실리콘층 탭(35)이 잔류하며, 트렌치 주변에 형성되어 있던 일정 폭의 게이트 절연막(23)이 드러난다. 동시에 제2 마스크 패턴(31) 및 게이트 절연막(23)으로 보호되지 않는 기판의 N형 불순물층(151)이 드러나게 된다. 그리고, 드러난 N형 불순물층(151)에 대한 계속된 식각에 의해 P-형 불순물층(131)이 드러난다. N형 불순물층(151)에 대한 식각은 측벽이 경사지도록 하는 식각 조건을 사용하는 것이 바람직하다.The planarized polysilicon layer 25 and the N-type impurity layer 151 of the substrate are etched using the etching mask patterns 29 and 31. First, a gate electrode 33 filled with a trench is formed by the first mask pattern 29, and a polysilicon layer tab 35 covered with the second mask pattern 31 remains, and a constant formed around the trench is formed. The gate insulating film 23 of the width is revealed. At the same time, the N-type impurity layer 151 of the substrate that is not protected by the second mask pattern 31 and the gate insulating layer 23 is exposed. Then, the P-type impurity layer 131 is exposed by the continued etching of the exposed N-type impurity layer 151. For etching the N-type impurity layer 151, it is preferable to use an etching condition such that the sidewall is inclined.
도6 및 도7을 참조하면, 기판 전면에 P+ 이온주입을 실시한다. 이온주입 도즈량은 1015이온/cm2정도로 하며 주입 에너지는 5 내지 20 KeV 정도로 하여 드러난 P형 불순물층(131)의 표층에 P+형 불순물 영역(37)이 형성되도록 한다. 이때 기판의 여타 영역은 실리콘 산화막으로 이루어진 게이트 절연막(23), 제1 및 제2 마스크 패턴(29,31)에 의해 보호되므로 이온주입 마스크를 위한 별도의 패터닝은 생략될 수 있다. 이어서 어닐링을 실시하여 P형 불순물의 확산 및 활성화가 이루어지고 따라서 P+ 불순물 영역의 일부 확장이 이루어지도록 한다. 어닐링 과정에서 제2 마스크 패턴(31)에 의해 보호된 폴리실리콘층 탭(35)에 함유된 다량의 N형 불순물이 그 아래의 N형 불순물층(153)에 확산되어 N+형 불순물 영역(155)을 형성한다. 한편, 폴리실리콘층 탭(35)과 접하지 않고, 게이트 절연막(23)에 의해 커버된 게이트(33)와 인접한 영역의 N형 불순물층(153)은 N+형 불순물 영역에 비해 상대적 저농도인 N형 불순물 영역(157)으로 남겨진다.6 and 7, P + ion implantation is performed on the entire surface of the substrate. The ion implantation dose is about 10 15 ions / cm 2 and the implantation energy is about 5 to 20 KeV so that the P + -type impurity region 37 is formed on the surface layer of the P-type impurity layer 131. In this case, since other regions of the substrate are protected by the gate insulating layer 23 made of the silicon oxide layer and the first and second mask patterns 29 and 31, separate patterning for the ion implantation mask may be omitted. Annealing is then performed to allow diffusion and activation of the P-type impurity and thus to partially expand the P + impurity region. In the annealing process, a large amount of N-type impurities contained in the polysilicon layer tabs 35 protected by the second mask pattern 31 are diffused into the N-type impurity layer 153 beneath the N + -type impurity regions 155. To form. On the other hand, the N-type impurity layer 153 in the region adjacent to the gate 33 covered by the gate insulating film 23 without contacting the polysilicon layer tab 35 is N-type having a relatively low concentration compared to the N + -type impurity region. The impurity region 157 is left.
도7 및 도8을 참조하면, 도7의 상태에서 기판 전면에 실리콘 산화막 적층을 통해 층간 절연막(39)을 형성한다. 그리고, 패터닝을 통해 층간 절연막(39) 가운데 폴리실리콘층 탭(35)의 일부 영역과 P+ 불순물 영역(37)이 드러나도록 콘택 홀을 형성한다. 배선층으로 알미늄을 적층하고 패터닝하여 콘택 플러그(43)와 배선(41)을 형성한다. 배선 위로는 도시되지 않으나 보호막을 형성한다.7 and 8, an interlayer insulating film 39 is formed on the entire substrate in the state of FIG. 7 by stacking a silicon oxide film. The contact hole is formed to expose a portion of the polysilicon layer tab 35 and the P + impurity region 37 in the interlayer insulating layer 39 through patterning. Aluminum is laminated and patterned on the wiring layer to form the contact plug 43 and the wiring 41. Although not shown above the wiring, a protective film is formed.
이렇게 형성된 도8과 같은 트렌치 게이트형 트랜지스터의 구조를 살펴보면, 트렌치를 채우는 게이트 전극(33)이 N+로 도핑된 폴리실리콘층으로 이루어지고, P형 불순물층(131)이 채널층을 형성하게 된다. 그리고 채널층 위의 N형 불순물층으로 이루어진 N+형 불순물 영역(155)과 N형 불순물 영역(157)이 소오스 영역을 채널층 아래쪽의 N- 불순물층(171)이 드레인 영역을 형성하게 된다. 콘택 플러그(43)는 소오스 전극을 형성한다. 소오스 전극은 게이트 절연막(23)과 접하는 소오스 영역과 폴리실리콘층 탭(35)을 통해 혹은 N+형 불순물 영역(155)을 통해 전기접속되어 오믹 콘택을 형성하게 된다. 한편, 콘택 플러그(43)는 채널을 이루는 P-형 불순물 영역(131)과도 전기접속되는데 역시 P+형 불순물 영역(P+ body:37))을 통해 접속됨으로써 오믹 콘택을 이루도록 한다. N+형으로 이루어진 단결정 실리콘 기판(10)의 이면은 드레인 전극의 역할을 하게된다. 한편, N형 불순물층(151)을 식각하여 P-형 불순물층(P WELL:131))을 드러내는 과정에서 측벽을 경사지게 식각한 것은, P+ 이온주입 단계와 소오스 전극인 콘택 플러그(43)와 P+형 불순물 영역(37) 및 N+형 불순물 영역(155)의 접촉 면적 조절에 유용하게 사용될 수 있다.Referring to the structure of the trench gate transistor as shown in FIG. 8, the gate electrode 33 filling the trench is formed of a polysilicon layer doped with N +, and the P-type impurity layer 131 forms a channel layer. An N + -type impurity region 155 formed of an N-type impurity layer on the channel layer and an N-type impurity region 157 form a source region, and an N- impurity layer 171 below the channel layer forms a drain region. The contact plug 43 forms a source electrode. The source electrode is electrically connected through the source region and the polysilicon layer tab 35 in contact with the gate insulating layer 23 or through the N + type impurity region 155 to form an ohmic contact. On the other hand, the contact plug 43 is also electrically connected to the P-type impurity region 131 constituting the channel, and is also connected through the P + type impurity region P + body: 37 to form an ohmic contact. The back surface of the N + type single crystal silicon substrate 10 serves as a drain electrode. On the other hand, the sidewalls are inclinedly etched in the process of etching the N-type impurity layer 151 to reveal the P-type impurity layer (P WELL: 131), and the P + ion implantation step and the contact plug 43 and P + as source electrodes The contact area of the type impurity region 37 and the N + type impurity region 155 may be usefully used.
본 발명에 따르면 트렌치 게이트형 반도체 장치를 형성하면서 CMP 공정을 사용하여 트렌치를 채우기 위해 적층된 폴리실리콘층의 리세스 수준을 용이하게 조절하여 공정 불량의 문제를 줄일 수 있고, 공정 가운데 자기 정렬적 공정을 도입함으로서 노광 공정 단계를 줄일 수 있으므로 공정 단순화가 가능하게 된다.According to the present invention, while forming the trench gate type semiconductor device, it is possible to easily adjust the recess level of the stacked polysilicon layer to fill the trench using the CMP process, thereby reducing the problem of process defects, and the self-aligned process in the process. By introducing the step can reduce the exposure process step it is possible to simplify the process.
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| KR1020010059582A KR20030026543A (en) | 2001-09-26 | 2001-09-26 | Method of forming trench gate type semiconductor deviec |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539244B1 (en) * | 2003-10-10 | 2005-12-27 | 삼성전자주식회사 | Method for forming recess channel trench pattern, method for fabricating recess channel transistor and recess channel transistor fabricated by the same |
-
2001
- 2001-09-26 KR KR1020010059582A patent/KR20030026543A/en not_active Application Discontinuation
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