KR20030023974A - Method of control switching speed of insulated gate bipolar transistor(igbt) device, its structure and method of fabrication - Google Patents
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Abstract
Description
본 발명은 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor: IGBT)의 스위칭 속도 제어 방법, IGBT 구조 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 낮은 온-저항(on-resistance)을 갖는 파워 트랜지스터 및 그것의 스위칭 속도 제어 방법에 관한 것이다.The present invention relates to a switching speed control method of an insulated gate bipolar transistor (IGBT), an IGBT structure, and a manufacturing method thereof. In particular, the present invention relates to a power transistor having a low on-resistance and a switching speed control method thereof.
도1은 종래 기술에 따른 n-채널 IGBT의 단위 셀의 단면도이다. 생산시에, 고전압, 고전류 스위칭 장치에 적합한 IGBT 장치를 형성하기 위해 많은 셀들이 병렬로 연결된다. 각 IGBT 셀에서, n+버퍼층(2)이 p+실리콘 기판(1)상에 형성되고, n-층(3)이 n+버퍼층(2)에 에피택셜 성장되며, p-형 베이스층(4)이 n-에피택셜층(3)의 상부 주요 표면상에 선택적으로 형성된다. 따라서, p+반도체층(1), n형 층(2 및 3, n-및 n+), 및 p형 베이스층(4)으로부터 pnp 바이폴라 트랜지스터가 형성된다. 또한, n+이미터 영역(5)이 p형 베이스층(4)의 상부 주요 표면상에 선택적으로 형성된다. n-에피택셜층(3)과 n+이미터 영역(5) 사이에 삽입된 p-베이스층(4)의 상부 주요 표면 부분의 채널 영역(6)에 폴리실리콘인 게이트 전극(7)이 놓이고, 게이트 전극(7)과 채널 영역(6) 사이에 게이트 절연막(8)이 존재한다. 이미터 금속(즉, 이미터 전극)(9)이 반도체 바디(10)의 상부 주요 표면상에 형성되어, p형 베이스층(4)과 n+이미터 영역(5)에 전기적으로 연결된다. 컬렉터 금속(즉, 컬렉터 전극)(22)이 반도체 바디(10), 즉 p+실리콘 기판(1)의 하부 주요 표면에 전기적으로 연결된다.1 is a cross-sectional view of a unit cell of an n-channel IGBT according to the prior art. In production, many cells are connected in parallel to form an IGBT device suitable for high voltage, high current switching devices. In each IGBT cell, n + buffer layer 2 is formed on p + silicon substrate 1, n − layer 3 is epitaxially grown on n + buffer layer 2, and p − type base layer 4 ) Is selectively formed on the upper major surface of the n − epitaxial layer 3. Thus, a pnp bipolar transistor is formed from the p + semiconductor layer 1, the n-type layers 2 and 3, n − and n + , and the p-type base layer 4. In addition, n + emitter regions 5 are selectively formed on the upper major surface of the p-type base layer 4. A polysilicon gate electrode 7 is placed in the channel region 6 of the upper major surface portion of the p − base layer 4 interposed between the n − epitaxial layer 3 and the n + emitter region 5. And a gate insulating film 8 exists between the gate electrode 7 and the channel region 6. An emitter metal (ie, emitter electrode) 9 is formed on the upper major surface of the semiconductor body 10 and electrically connected to the p-type base layer 4 and the n + emitter region 5. Collector metal (ie, collector electrode) 22 is electrically connected to the semiconductor body 10, ie, the lower major surface of the p + silicon substrate 1.
IGBT 장치의 동작 원리는 종래 기술로부터 잘 알려져 있다. 이 장치가 순방향 바이어스에 의해 턴온되면, 기판(1)으로부터 n-에피택셜층(3)(소위 드리프트층)으로 정공(holes)이 주입되어, 온-저항을 극적으로 감소시킨다. 에피택셜층(3)에서의 캐리어의 농도는 순방향 전압 바이어스로 인해 본래 1014/cm3인 턴-오프값으로부터 1016/cm3내지 1017/cm3으로 증가된다. 그러나, 순방향 바이어스에서 역방향 바이어스로 스위칭되면, 드리프트층 내의 고밀도 소수 캐리어(즉, 정공)가 즉시 사라지기 때문에, 이러한 잉여 소수 캐리어는 전류 트레일(current trail) 형태로의 재결합을 통해 천천히 사라진다.The principle of operation of an IGBT device is well known from the prior art. When the device is turned on by forward bias, holes are injected from the substrate 1 into the n − epitaxial layer 3 (so-called drift layer), dramatically reducing the on-resistance. The concentration of carriers in the epitaxial layer 3 increases from 10 16 / cm 3 to 10 17 / cm 3 from the turn-off value inherently 10 14 / cm 3 due to the forward voltage bias. However, when switching from forward bias to reverse bias, these excess minority carriers slowly disappear through recombination in the form of current trails, since the high density minority carriers (ie holes) in the drift layer immediately disappear.
컬렉터 전류가 온-상태 전류 값으로부터 10%로 감소될 때, 이 기간을 턴-오프 시간이라고 부른다. 따라서, 종래 기술의 IGBT 장치에서, MOSFET의 n+실리콘 기판은 P+실리콘 기판(1)으로 대체될 수 있고, 높은 저항률을 가진 n-에피택셜층(3)이 600-1500 볼트의 높은 브레이크다운 전압을 유지하기 위해 사용될 수 있다. 또한, 온-상태 동안에 순방향 전압 강하를 낮추고 온-저항을 감소시키기 위해, 정공을 P+실리콘 기판(1)으로부터 에피택셜층(3)으로 주입하는 것이 가능하다. 그러나, 감소된 순방향 전압 강하는 스위칭 속도를 늦추고 완화 시간의 증가를 초래할 수 있다. 이것은 또한 큰 누설 전류를 생성할 수 있다. 종래 기술에서의 이러한 문제점을 극복하기 위하여, 에피택셜층(3)(즉, 드리프트층)은 스위칭 속도를 증가시키기 위해 고밀도 소수 캐리어의 많은 재결합 센터(recombination centers)를 갖도록 설정된다.When the collector current is reduced to 10% from the on-state current value, this period is called the turn-off time. Thus, in the prior art IGBT device, the n + silicon substrate of the MOSFET can be replaced by a P + silicon substrate 1, and the high resistivity n - epitaxial layer 3 has a high breakdown of 600-1500 volts. It can be used to maintain the voltage. It is also possible to inject holes from the P + silicon substrate 1 into the epitaxial layer 3 in order to lower the forward voltage drop and reduce the on-resistance during the on-state. However, the reduced forward voltage drop can slow down the switching speed and increase the relaxation time. This can also produce large leakage currents. In order to overcome this problem in the prior art, the epitaxial layer 3 (ie, the drift layer) is set to have many recombination centers of high density minority carriers to increase the switching speed.
종래 기술에서, 스위칭 속도를 향상시키는 방법은 고에너지 분자 충격 방법을 포함하는데, 여기서 가장 빈번히 사용되는 것은 전자이다. 이 방법을 전자 방사 방법이라 부른다. 도2에서 보여지는 바와 같이, 전자 방사 전(a) 및 후(b)의 컬렉터 전류의 파형에서, 턴-오프 시간은 방사선량(radiation dose) 및 어닐링 조건(annealing condition)에 따라 방사 전에 15-30 ㎲ 로부터 방사 후에 10-200 ns로 감소된다. 그러나, 전자 방사는 저온 어닐링을 거쳐야 하고, 특정한 고전압 설비가 필요하기 때문에, 제조 비용면에서 불리하다.In the prior art, methods for improving the switching speed include high energy molecular bombardment methods, where the most frequently used is electrons. This method is called electron emission method. As shown in Fig. 2, in the waveform of the collector current before (a) and after (b), the turn-off time is 15- before radiation depending on the radiation dose and annealing condition. Reduced to 10-200 ns after spinning from 30 Hz. However, electrospinning is disadvantageous in terms of manufacturing cost, since it has to undergo low temperature annealing and requires certain high voltage equipment.
예를 들면, 트랜지스터 제조 동안에 소수 캐리어의 재결합 센터를 증가시키도록 트랜지스터 장치에 백금 또는 금이 추가되는 다른 기법에 의해 소수 캐리어 수명이 감소될 수 있다. 종래 기술의 이러한 방법은, 전자 방사와 유사한 효과, 즉 소수 캐리어의 재결합 속도의 증가를 제공하기 위해, 전체 트랜지스터에 일정한 Pt 또는 Au 도핑 분포를 생성한다. 그러나, 백금 또는 금의 존재가 소수 캐리어의 수명을 감소시키고 스위칭 속도를 향상시킴에도 불구하고, 실리콘내의 백금 및 금의 용해도는 제한되고, 잉여 백금 및 금은 순방향 전압 강하를 증가시켜 보다 높은 누설 전류를 초래할 수 있다.For example, minority carrier lifetime can be reduced by other techniques in which platinum or gold is added to the transistor device to increase the recombination center of minority carriers during transistor fabrication. This method of the prior art produces a constant Pt or Au doping distribution over the entire transistor in order to provide an effect similar to electron radiation, i.e. an increase in the recombination rate of minority carriers. However, although the presence of platinum or gold reduces the lifetime of minority carriers and improves the switching speed, the solubility of platinum and gold in silicon is limited, and the excess platinum and gold increases the forward voltage drop, resulting in higher leakage currents. May result.
본 발명에서 제공되는 전력 반도체 장치는 이 오래 지속된 문제들을 개선한다. 이 전력 장치는 순방향 전압 강하를 감소시킬 수 있는 낮은 저항률을 가지며, 특정한 위치(즉, n+버퍼 영역 안 및 주변)에서 스위칭 속도를 증가시키고 이 장치의 턴-오프 시간을 감소시키는 높은 결함 밀도(defect density)를 갖는다. 본 발명은 또한 전위(dislocation)없이 단결정 실리콘 기판 상에서 제작되는 종래 기술 방법보다 더 효과적인 전력 반도체 장치 제조 방법을 나타낸다. 즉, 새로 개발된 기법은 높은 밀도의 전위 결함(dislocation defects)을 생성하는 n+버퍼 영역에 게르마늄 원자를 추가시켜, 스위칭 속도를 강화하고 전력 소모를 감소시킨다. 농도가 임계값으로 증가되면, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, 부적합 전위(misfit dislocation)가 발생될 수 있다. 전위는 적합한 재결합 센터가 될 수 있다.The power semiconductor device provided in the present invention ameliorates these long lasting problems. The power device has a low resistivity that can reduce forward voltage drop, and high defect density that increases switching speed and reduces turn-off time of the device at certain locations (i.e., in and around n + buffer region). defect density). The present invention also represents a method of manufacturing a power semiconductor device that is more effective than prior art methods fabricated on single crystal silicon substrates without dislocations. In other words, the newly developed technique adds germanium atoms to the n + buffer region, which creates high density of dislocation defects, enhancing switching speed and reducing power consumption. If the concentration is increased to a threshold value, misfit dislocation may occur because the atomic size of germanium is larger than the atomic size of silicon. The potential can be any suitable recombination center.
본 발명의 목적은 종래 기술에서의 드리프트층 대신에 버퍼층에 재결합 센터(recombination center)를 배열한 IGBT를 제공하는 것이다. 이에 따라, 누설 전류 및 순방향 전압 강화에서의 증가없이, 온-저항을 낮게 유지하고, 스위칭 속도를 증가시켜, 턴-오프 시간의 감소를 초래한다.It is an object of the present invention to provide an IGBT in which recombination centers are arranged in a buffer layer instead of the drift layer in the prior art. Accordingly, the on-resistance is kept low and the switching speed is increased, without an increase in leakage current and forward voltage enhancement, resulting in a decrease in turn-off time.
본 발명의 다른 목적은 종래 기술의 방법보다 더 효과적인 IGBT 장치를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing an IGBT device that is more effective than the prior art methods.
본 발명의 또 다른 목적은 IGBT의 누설 전류 및 순방향 전압 강하에 영향을 주지않고 소수 캐리어 수명을 감소시키고 스위칭 속도를 향상시킬 수 있는 IGBT 장치의 스위칭 속도 제어 방법을 제공하는 것이다.It is still another object of the present invention to provide a switching speed control method of an IGBT device that can reduce minority carrier life and improve switching speed without affecting leakage current and forward voltage drop of the IGBT.
상기 목적을 달성하기 위해, 본 발명의 일 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 - , 상기 베이스 영역위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 여기서, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층(misfit dislocation layer)이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치가 제공된다.In order to achieve the above object, according to an aspect of the present invention, a p + silicon substrate having a collector, n + buffer layer formed on the p + silicon substrate-the n + buffer layer has an n - thick layer on top, n - by selectively forming the p-type base region on the main surface on a thick layer to form the pnp bipolar transistor, the emitter metal formed on the n + emitter region, the emitter region formed on the major surface on the base region, a gate electrode which is polysilicon formed in a gate oxide layer surrounded by an n + layer emitter region in a channel region above an n - epitaxial layer and a p-type base region, wherein germanium (Ge) is formed in the n + buffer layer by doping, the n + buffer layer and the p + silicon substrate and the n - layer interface between a suitable voltage (misfit dislocation layer) located on the adjacent between the epitaxial layer is formed, In accordance with the decrease in the minority carrier lifetime it is provided with IGBT device for increasing the switching speed.
본 발명의 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 본딩된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 이미터 영역, 상기 이미터 영역에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층 위에 형성된 폴리실리콘인 게이트 전극을 포함하고, 여기서, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, 상기 n+버퍼층에 게르마늄(Ge) 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층(defect layer)이 형성될 수 있으며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치가 제공된다.According to another aspect of the invention, the n + buffer layer bonded to the p + silicon substrate, the p + silicon substrate having a collector, wherein the n + buffer layer is n on the upper - has a thick layer, and the n-main of the above thick layer Selectively forming a p-type base region on a surface to form a pnp bipolar transistor-an emitter region formed on a major surface above the base region, an n + emitter region formed on the emitter region, formed on the emitter region A gate electrode, which is a polysilicon formed over a gate oxide layer surrounded by an n + layer emitter region within an emitter metal, an n − epitaxial layer and a channel region over the p-type base region, wherein the atomic size of germanium is since greater than the size of the silicon atom by a germanium (Ge) doped with the n + buffer layer, the n + buffer layer and the p + silicon substrate and the n - epitaxial The suitable potential layer located adjacent the interface between the layers is formed, and a defect layer (defect layer) between the p + silicon substrate and the n + buffer layer may be formed over the wafer bonding, and thus, a small number of carrier lifetime An IGBT device is provided that is reduced to increase the switching speed.
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 게르마늄의 원자 크기가 실리콘의 원자 크기보다 크기 때문에, n+버퍼층의 에피택셜 성장 동안에 적은 양의 GeH4를 에피택셜 리액터에 부가하여 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치 제조 방법이 제공된다.In accordance with another aspect of the invention, n + buffer layer formed on a p + silicon substrate, the p + silicon substrate having a collector, wherein the n + buffer layer is n on the upper - has a thick layer, and the n-main of the above thick layer Selectively forming a p-type base region on a surface to form a pnp bipolar transistor, n + emitter region formed on a major surface above the base region, emitter metal formed on the emitter region, n − epitaxial layer and since comprises polysilicon gate electrode formed on the gate oxide film layer is surrounded by the n + layer the emitter region in the channel region of the p-type base region the upper and the atomic size of germanium greater than the atomic size of the silicon, n + buffer layer of by adding a small amount of GeH 4 in the epitaxial reactor during the epitaxial growth of doped germanium (Ge) in the n + buffer layer, the n + buffer layer The p + silicon substrate and the n - is a suitable surface potential layer located between adjacent epitaxial layer is formed, and therefore, decreases the life time of minority carriers is provided a method of manufacturing IGBT device for increasing the switching speed.
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치 제조 방법이 제공된다.In accordance with another aspect of the invention, n + buffer layer formed on a p + silicon substrate, the p + silicon substrate having a collector, wherein the n + buffer layer is n on the upper - has a thick layer, and the n-main of the above thick layer Selectively forming a p-type base region on a surface to form a pnp bipolar transistor, n + emitter region formed on a major surface above the base region, emitter metal formed on the emitter region, n − epitaxial layer and a gate electrode which is a polysilicon formed in a gate oxide layer surrounded by an n + layer emitter region in a channel region above the p-type base region, and a defect layer between the p + silicon substrate and the n + buffer layer through wafer bonding ; Is formed, thereby providing a method for manufacturing an IGBT device in which the lifetime of minority carriers is reduced to increase the switching speed.
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 게르마늄의 원자 크기가실리콘의 원자 크기보다 크기 때문에, n+버퍼층의 에피택셜 성장 동안에 적은 양의 GeH4를 에피택셜 리액터에 부가하여 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써, 상기 n+버퍼층과 상기 p+실리콘 기판 및 n-에피택셜층 사이의 인접 계면에 위치된 부적합 전위층이 형성되고, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치의 스위칭 속도 제어 방법이 제공된다.In accordance with another aspect of the invention, n + buffer layer formed on a p + silicon substrate, the p + silicon substrate having a collector, wherein the n + buffer layer is n on the upper - has a thick layer, and the n-main of the above thick layer Selectively forming a p-type base region on a surface to form a pnp bipolar transistor, n + emitter region formed on a major surface above the base region, emitter metal formed on the emitter region, n − epitaxial layer and since comprises polysilicon gate electrode formed on the gate oxide film layer is surrounded by the n + layer the emitter region in the channel region of the p-type base region the upper and the atomic size of germanium greater than the atomic size of the silicon, n + buffer layer of by adding a small amount of GeH 4 in the epitaxial reactor during the epitaxial growth of doped germanium (Ge) in the n + buffer layer, the n + buffer layer and There is provided a switching speed control method of an IGBT device in which an incompatible dislocation layer located at an adjacent interface between the p + silicon substrate and the n − epitaxial layer is formed, thereby reducing the lifetime of minority carriers and increasing the switching speed. .
본 발명의 또 다른 양태에 따르면, 컬렉터를 갖는 p+실리콘 기판, 상기 p+실리콘 기판에 형성된 n+버퍼층 - 상기 n+버퍼층은 상부에 n-두꺼운 층을 가지며, 상기 n-두꺼운 층 위의 주요 표면에 p형 베이스 영역을 선택적으로 형성함으로써 pnp 바이폴라 트랜지스터를 형성함 -, 상기 베이스 영역 위의 주요 표면에 형성된 n+이미터 영역, 상기 이미터 영역에 형성된 이미터 금속, n-에피택셜층과 p형 베이스 영역 상부의 채널 영역 내에서 n+층 이미터 영역에 의해 둘러싸인 게이트 산화막층에 형성된 폴리실리콘인 게이트 전극을 포함하고, 상기 n+버퍼층에 게르마늄(Ge)을 도핑함으로써 부적합 전위층이 형성되고, 웨이퍼 본딩을 통해 상기 p+실리콘 기판과 n+버퍼층 사이에 결함층이 형성되며, 이에 따라, 소수 캐리어의 수명이 감소되어 스위칭 속도를 증가시키는 IGBT 장치의 스위칭 속도 제어 방법이 제공된다..In accordance with another aspect of the invention, n + buffer layer formed on a p + silicon substrate, the p + silicon substrate having a collector, wherein the n + buffer layer is n on the upper - has a thick layer, and the n-main of the above thick layer Selectively forming a p-type base region on a surface to form a pnp bipolar transistor, n + emitter region formed on a major surface above the base region, emitter metal formed on the emitter region, n − epitaxial layer and an incompatible potential layer is formed by doping germanium (Ge) in the n + buffer layer, the gate electrode being polysilicon formed in a gate oxide layer surrounded by an n + layer emitter region in a channel region above the p-type base region ; And a defect layer is formed between the p + silicon substrate and the n + buffer layer through wafer bonding, thereby reducing the lifetime of minority carriers and switching speed. Provided is a method of controlling a switching speed of an IGBT device which increases the degree.
본 발명의 또 다른 양태에 따르면, 게르마늄의 농도는 실리콘의 0.5 내지 4 원자 % 사이의 값을 갖는 것이 바람직하다.According to another aspect of the invention, the concentration of germanium preferably has a value between 0.5 and 4 atomic% of silicon.
본 발명의 또 다른 양태에 따르면, 상기 결함층은 웨이퍼 본딩을 통해 n+상부층을 갖는 n-FZ 웨이퍼에 폴리싱된 p+CZ 웨이퍼를 본딩함으로써 형성된다. 상기 n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있다, 이온 주입이 사용되는 경우 비소 및 안티몬이 바람직한 이온이며, 상기 n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있다.According to another aspect of the invention, the defect layer is formed by bonding a p + CZ wafer polished to an n - FZ wafer with n + top layer through wafer bonding. The n + top layer of the n - FZ wafer can be formed by solid source diffusion, gas source diffusion or ion implantation, where arsenic and antimony are preferred ions when ion implantation is used, and the polished surface of the n - FZ wafer Can be patterned before n + doping.
도1은 종래 기술의 n-채널 IGBT 장치를 보여주는 단면도.1 is a cross-sectional view showing a n-channel IGBT device of the prior art.
도2a 및 도2b는 전자 방사 전과 후를 각각 보여주는 컬렉터 전류 턴-오프 파형도.2A and 2B are collector current turn-off waveform diagrams showing before and after electron emission, respectively.
도3a 및 도3b는 본 발명에 따른 전위층 및 결함층의 구조를 각각 보여주는 단면도.3A and 3B are cross-sectional views showing structures of the dislocation layer and the defect layer, respectively, according to the present invention.
도4a 내지 도4m은 본 발명에 따른 IGBT 장치의 제조 방법의 상세 단계를 보여주는 단면도.4A to 4M are cross-sectional views showing the detailed steps of the manufacturing method of the IGBT device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1: p+실리콘 기판2: n+버퍼층1: p + silicon substrate 2: n + buffer layer
2': 전위층2'': 결함층2 ': dislocation layer 2' ': defective layer
3: n-에피택셜층4: p형 베이스 영역3: n - epitaxial layer 4: p-type base region
5: n+이미터 영역6: 채널 영역5: n + emitter area 6: channel area
7: 게이트 전극8: 게이트 절연막7: gate electrode 8: gate insulating film
9: 이미터 전극 10: 반도체 바디9: emitter electrode 10: semiconductor body
11: 초기 산화막 또는 필드 산화막12: 포토레지스트층11: initial oxide film or field oxide film 12: photoresist layer
13: 개구14: p형 베이스 영역13: opening 14: p-type base region
15: 게이트 산화막16, 17: 폴리실리콘15: gate oxide film 16, 17: polysilicon
18: p형 베이스 영역19: 이미터 영역18: p-type base area 19: emitter area
20: 층간 산화막21: 패시베이션층20: interlayer oxide film 21: passivation layer
22: 컬렉터 전극22: collector electrode
도1을 참조하면, 본 발명은 두께가 약 5-12 ㎛인 인-도핑된 n+버퍼층(2)이 p+실리콘 기판(1)상에 형성되고, 두께가 약 60-150 ㎛인 n-에피택셜층(3)이 n+버퍼층(2) 상에 형성되며, p-형 베이스층(4)이 n-에피택셜층(3)의 상부 주요 표면에 선택적으로 형성된다. 따라서, p+반도체층(1), n형 층(2, 3)(n-, n+), 및 p형 베이스층(4)으로부터 pnp 바이폴라 트랜지스터가 형성된다. 또한, n+이미터 영역(5)이 p형 베이스층(4)의 상부 주요 표면상에 선택적으로 형성된다. n-에피택셜층(3)과 n+이미터 영역(5) 사이에 삽입된 p-베이스층(4)의 상부 주요 표면 부분의 채널 영역(6)상에 폴리실리콘인 게이트 전극(7)이 놓이고, 게이트 전극(7)과 채널 영역(6) 사이에 게이트 절연막(8)이 존재한다. 이미터 금속(즉, 이미터 전극)(9)이 반도체 바디(10)의 상부 주요 표면상에 형성되어, p형 베이스층(4)과 n+이미터 영역(5)에 전기적으로 연결된다. 컬렉터 금속(즉, 컬렉터 전극)(11)이 반도체 바디(10), 즉 p+실리콘 기판(1)의 하부 표면에 전기적으로 연결된다.Referring to Fig. 1, the present invention provides a phosphorus-doped n + buffer layer 2 having a thickness of about 5-12 mu m on a p + silicon substrate 1, n − having a thickness of about 60-150 mu m An epitaxial layer 3 is formed on the n + buffer layer 2, and a p − type base layer 4 is selectively formed on the upper main surface of the n − epitaxial layer 3. Thus, p + semiconductor layer (1), n-type layer (2, 3) are pnp bipolar transistor is formed from (n, n +), and a p-type base layer (4). In addition, n + emitter regions 5 are selectively formed on the upper major surface of the p-type base layer 4. On the channel region 6 of the upper major surface portion of the p − base layer 4 interposed between the n − epitaxial layer 3 and the n + emitter region 5, a gate electrode 7 which is polysilicon is And a gate insulating film 8 exists between the gate electrode 7 and the channel region 6. An emitter metal (ie, emitter electrode) 9 is formed on the upper major surface of the semiconductor body 10 and electrically connected to the p-type base layer 4 and the n + emitter region 5. Collector metal (ie, collector electrode) 11 is electrically connected to the semiconductor body 10, ie, the lower surface of the p + silicon substrate 1.
도3a에서 보여지는 바와 같이, 본 발명은 IGBT 장치의 스위칭 특성을 향상시키는 방법을 제공한다. 게르마늄의 원자 크기가 실리콘의 원자 크기보다 더 크다는 사실로 인해, 주지된 부적합 전위 구조(misfit dislocation structure)가 생성될 수 있다. 전위층(2')은 n+에피택셜층의 성장 동안에 적은 양의 GeH4를 에피택셜 리액터(reactor)(미도시)에 추가하여, n+버퍼층(2)내에 게르마늄(Ge)을 도핑함으로써 형성될 수 있는데, 여기서 게르마늄의 농도는 실리콘을 기준으로 한 원자의 0.5 내지 4%이다. 따라서, 소수 캐리어 수명이 감소되어 스위칭 속도가 증가된다. 그 후, n-에피택셜층(3)이 버퍼층(2) 상에 에피택셜 성장된다.As shown in FIG. 3A, the present invention provides a method for improving the switching characteristics of an IGBT device. Due to the fact that the atomic size of germanium is larger than the atomic size of silicon, well-known misfit dislocation structures can be created. The potential layer 2 'is formed by doping germanium (Ge) in the n + buffer layer 2 by adding a small amount of GeH 4 to the epitaxial reactor (not shown) during the growth of the n + epitaxial layer. Wherein the concentration of germanium is from 0.5 to 4% of atoms based on silicon. Thus, minority carrier life is reduced and the switching speed is increased. Thereafter, the n − epitaxial layer 3 is epitaxially grown on the buffer layer 2.
본 발명에 따르면, IGBT 장치의 스위칭 특성을 향상시키는 다른 방법이 제공된다. 도3b에 도시된 바와 같이, 웨이퍼 본딩에 의해 p+실리콘 기판(1)과 n+버퍼층(2) 사이에 결함층(2'')이 형성된다. 부호(2')는 게르마늄 원자로 형성된 전위층을 나타낸다. 이 경우에, 층(1)과 (2) 사이의 접합면은 실온하에서 0.1 PSI 내지10 PSI인 일정한 압력을 적용하여 콘택을 만듦으로써 형성된다. 상기 두 층의 접합은 반데르발스 힘에 의해 초래된다. 실온하에서 접합된 웨이퍼는 800℃ 내지 1200℃의 온도에서 가열되어, 원자들이 이 두 층의 원자 격자를 본딩하도록 확산될 수 있다. 도3b를 다시 참조하면, n+상부층을 가진 n-FZ 웨이퍼가 폴리싱된(polished) p+CZ 웨이퍼(즉, p+실리콘 기판)에 본딩된다. 본딩된 웨이퍼의 n-층은 접지되고 소정의 두께로 폴리싱되어야 한다. n-FZ 웨이퍼의 n+상부층은 고체 소스 확산, 기체 소스 확산 또는 이온 주입에 의해 형성될 수 있다. 이온 주입이 사용될 경우에는 비소(arsenic) 및 안티몬(antimony)이 적합한 이온이고, n-FZ 웨이퍼의 폴리싱된 표면은 n+도핑 전에 패터닝될 수 있다. 이렇게 생성된 결함층이 IGBT 내의 잉여 소수 캐리어의 재결합 속도를 제어함으로써 IGBT의 스위칭 속도를 제어할 수 있다. 또한, 본 발명에 따르면, 소수 캐리어의 재결합 센터는 종래 기술에서의 드리프트층 대신에 버퍼층에 놓여진다. 이에 따라, 누설 전류를 감소시킬 수 있다.According to the present invention, another method for improving the switching characteristics of an IGBT device is provided. As shown in FIG. 3B, a defect layer 2 '' is formed between the p + silicon substrate 1 and the n + buffer layer 2 by wafer bonding. Symbol 2 'denotes a potential layer formed of germanium atoms. In this case, the bonding surface between layers 1 and 2 is formed by applying a constant pressure of 0.1 PSI to 10 PSI at room temperature to make the contact. The joining of the two layers is caused by van der Waals forces. The wafer bonded under room temperature can be heated at a temperature of 800 ° C. to 1200 ° C. so that atoms can diffuse to bond the two layers of atomic lattice. Referring again to FIG. 3B, an n − FZ wafer with n + top layer is bonded to a polished p + CZ wafer (ie, p + silicon substrate). The n − layer of the bonded wafer must be grounded and polished to a predetermined thickness. The n + top layer of the n - FZ wafer can be formed by solid source diffusion, gas source diffusion or ion implantation. Arsenic and antimony are suitable ions when ion implantation is used, and the polished surface of the n - FZ wafer can be patterned before n + doping. The defect layer thus generated can control the switching speed of the IGBT by controlling the recombination rate of the surplus minority carriers in the IGBT. Further, according to the present invention, the minority carrier recombination center is placed in the buffer layer instead of the drift layer in the prior art. Accordingly, the leakage current can be reduced.
도4a 내지 도4m은 본 발명에 따른 IGBT를 제조하는 상세 단계들을 각각 보여주는 단면도이다. 이러한 과정은 본 발명에 따른 웨이퍼 본딩 또는 전위층의 완성 후에 수행되고, 다음의 단계들을 포함한다. (1) 도4a에 도시된 바와 같이, n-에피택셜층(3)상에 필드 산화막(11)을 성장한다. (2) 도4b에 도시된 바와 같이, 포토레지스트층(12)을 형성하고, p+주입 개구(13)를 개방하고, 상기 필드 산화막(11)을에칭한다. (3) 도4c에 도시된 바와 같이, p형 베이스층(14)의 일부를 형성하도록 p+주입을 수행하고, 포토레지스트를 제거한다. (4) 도4d에 도시된 바와 같이, 상기 p형 베이스층을 형성하기 위해 p+도판트를 첨가(drive in)한다. (5) 도4e에 도시된 바와 같이, 게이트 산화막(15)의 성장을 수행하고, 폴리실리콘층(16)을 증착한다. (6) 도4f에 도시된 바와 같이, 폴리실리콘 게이트 전극(17)을 형성하기 위해 폴리실리콘 게이트 전극 마스킹 및 에칭을 수행하고, p형 베이스 영역을 개방한다. (7) 도4g에 도시된 바와 같이, 베이스 영역(18)을 형성하기 위해 p-첨가 및 p-주입을 수행한다. (8) 도4h에 도시된 바와 같이, n+포토레지스트층을 형성하고, n+주입을 수행한다. (9) 도4i에 도시된 바와 같이, 상기 포토레지스트층을 벗기고(strip), 이미터 영역(19)을 형성하기 위해 n+주입을 첨가한다. (10) 도4j에 도시된 바와 같이, BPSG와 같은 층간 산화막(20)을 증착하고, 콘택 포토레지스트층을 형성한다. (11) 도4k에 도시된 바와 같이, 이미터 콘택을 형성하기 위해 상기 층간 산화막(20)을 에칭하고, 상기 포토레지스트층을 제거하고, 상기 이미터 금속과 게이트 비아 및 게이트 본딩 패드를 금속 배선한다. (12) 패시베이션층(산화막+질화막)을 형성한다. (13) 도4l에 도시된 바와 같이, 웨이퍼 배면 연마, 세정 및 베이스 전극 금속(티타늄, 니켈, 은)(22)의 증기 증착을 수행한다. (14) 완성된 IGBT 장치의 단면도는 도4m에 도시된 것과 같다.4A to 4M are cross-sectional views each showing detailed steps of manufacturing an IGBT according to the present invention. This process is performed after completion of wafer bonding or dislocation layer according to the present invention and includes the following steps. (1) As shown in Fig. 4A, a field oxide film 11 is grown on the n − epitaxial layer 3. (2) As shown in Fig. 4B, the photoresist layer 12 is formed, the p + injection opening 13 is opened, and the field oxide film 11 is etched. (3) As shown in Fig. 4C, p + implantation is performed to form part of the p-type base layer 14, and the photoresist is removed. (4) As shown in Fig. 4D, p + dopant is driven in to form the p-type base layer. (5) As shown in Fig. 4E, the growth of the gate oxide film 15 is performed, and the polysilicon layer 16 is deposited. (6) As shown in Fig. 4F, polysilicon gate electrode masking and etching are performed to form the polysilicon gate electrode 17, and the p-type base region is opened. (7) As shown in FIG. 4G, p − addition and p − implantation are performed to form the base region 18. (8) As shown in Fig. 4H, n + photoresist layer is formed and n + implantation is performed. (9) As shown in Fig. 4I, the photoresist layer is stripped and n + implantation is added to form the emitter region 19. (10) As shown in Fig. 4J, an interlayer oxide film 20 such as BPSG is deposited to form a contact photoresist layer. (11) As shown in FIG. 4K, the interlayer oxide film 20 is etched to form an emitter contact, the photoresist layer is removed, and the emitter metal, the gate via and the gate bonding pad are wired with metal. do. (12) A passivation layer (oxide film + nitride film) is formed. (13) As shown in Fig. 4L, wafer back polishing, cleaning, and vapor deposition of base electrode metals (titanium, nickel, silver) 22 are performed. (14) The cross-sectional view of the completed IGBT device is as shown in Fig. 4m.
위에서 수직 이중 확산된 n-채널 IGBT의 형태로 기재되었지만, 본 발명은 또한 p-채널 IGBT, 및 심지어 트렌치 IGBT에도 적용될 수 있다. 또한, 이 기술 분야의 통상의 지식을 가진 자에게는, 본 발명이 상기의 기재로 제한되지 않고 다양한 변형 및 수정이 가능하다는 것이 이해될 것이며, 본 발명의 사상 및 범위는 이하에 첨부된 특허청구범위로 고려되어야 한다.Although described above in the form of vertical double spread n-channel IGBTs, the present invention can also be applied to p-channel IGBTs, and even trench IGBTs. In addition, it will be understood by those skilled in the art that the present invention is not limited to the above description and various modifications and changes are possible, and the spirit and scope of the present invention are appended to the claims appended hereto. Should be considered.
이상에서 살펴본 바와 같이, 본 발명에 따른 전력 반도체 장치는 순방향 전압 강하를 감소시킬 수 있는 낮은 저항률을 가지며, 스위칭 속도를 증가시키고 이 장치의 턴-오프 시간을 감소시킬 수 있다. 또한 본 발명은 높은 밀도의 전위 결함을 생성하는 n+버퍼 영역에 게르마늄 원자를 추가시켜, 스위칭 속도를 강화하고 전력 소모를 감소시킬 수 있다.As described above, the power semiconductor device according to the present invention has a low resistivity to reduce the forward voltage drop, increase the switching speed and reduce the turn-off time of the device. In addition, the present invention can add germanium atoms to the n + buffer region, which creates a high density of potential defects, thereby enhancing switching speed and reducing power consumption.
Claims (12)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020010056747A KR20030023974A (en) | 2001-09-14 | 2001-09-14 | Method of control switching speed of insulated gate bipolar transistor(igbt) device, its structure and method of fabrication |
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Publications (1)
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| KR20030023974A true KR20030023974A (en) | 2003-03-26 |
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ID=37416908
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| KR (1) | KR20030023974A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230165511A (en) | 2022-05-27 | 2023-12-05 | 부경대학교 산학협력단 | RC IGBT having a structure to suppress snapback |
-
2001
- 2001-09-14 KR KR1020010056747A patent/KR20030023974A/en not_active Application Discontinuation
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