KR20030011111A - 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩 - Google Patents

디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩 Download PDF

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Abstract

본 발명은 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩에 관한 것으로써, 하나 이상의 채널로부터 아날로그 복합영상(Composite Video)신호를 받아 디지털화 하여 메모리에 저장하고, 저장된 영상 데이터를 프레임의 손실 및 저하 없이 처리하여 피시아이 버스(PCI BUS) 방식으로 컴퓨터와 통신하도록 함으로써, 프레임 손실이 없는 다 채널 영상 처리 장치의 제작이 가능한 ASIC 칩을 구현하는데 그 목적이 있다. 본 발명에 따른 디지털 신호처리 방식의 다 채널 영상 처리 칩은 하나 이상의 채널로부터 입력되는 아날로그 복합영상신호를 각각 입력받아, 각 채널에 따라 디지털화 하는 영상 신호 복호(Video Decoding)부; 각 채널별로 가공된 영상 데이터를 저장하는 메모리부; 각 채널별 영상 데이터를 메모리로부터 얻어내 처리하는 컨트롤러부; 처리된 영상 데이터를 출력하며, 컨트롤러부와 컴퓨터를 인터페이싱하는 버스 인터페이스부를 포함한다.

Description

디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩 {Multi channel image processing system and chip by digital signal processing}
본 발명은 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩에 관한 것으로써, 특히 두 개 이상의 채널에서 아날로그로 입력되는 복합 영상 신호(Composite Video Signal)를 디지털 신호처리(Digital Signal Processing)방식으로 영상 신호를 복호(Decoding)하여, 각 채널로 입력되는 모든 영상을 프레임의 손실없이 처리하는 시스템 및 칩에 관한 것이다.
종래의 다 채널 지원 방법은 하나 이상의 다 채널을 지원하기 위해 영상 신호 복호기(Video Decoder) 칩에 입력되는 영상을 각 채널별로 스위칭하여 동작하도록 하거나, 필요한 채널 수 만큼의 영상 신호 복호기 칩과 그 칩들을 연결하는 멀티 채널 인터페이스 칩을 같이 사용하는 것이다.
그런데, 종래의 다 채널 지원 방법에는 다음과 같은 문제점이 있다.
첫째, 하나의 영상 처리 칩을 이용하여 다 채널을 지원할 경우, 영상 신호 복호기에서 각 채널에 대한 동기화(Synchronization) 문제와 채널간의 스위칭 동작 시간으로 인해 손실되는 프레임이 많아지고, 따라서 초당 처리 가능한 프레임의 수가 적어지는 문제점이 있다.
둘째, 하나의 영상 처리 칩을 이용하여 다 채널을 지원할 경우, 손실되는 프레임을 최대한 줄인다고 하여도, 제한적인 프레임을 여러 채널에 나누어야 하므로, 결과적으로 각 채널당 프레임의 수는 적어질 수밖에 없다. 예를 들어, 하나의 영상 처리 칩이 통상 30fps(Frame per Second;초당 프레임 수)을 지원한다고 하고, 4개의 채널을 나누어 디스플레이 한다고 했을 때, 프레임의 손실이 없다고 하더라도,하나의 채널에는 30fps의 1/4 즉, 약 7fps만이 디스플레이될 수 있기 때문에 화면이 부자연스러워지는 등의 심각한 문제가 발생한다.
셋째, 두 개 이상의 영상 처리 칩을 이용하여 다 채널을 지원할 경우, 영상 처리 칩 이외에 두 개 이상의 영상 처리 칩을 사용하기 위한 멀티 채널 인터페이스 칩을 이용 하여야 하므로 하드웨어의 크기가 커지고 가격 또한 상승하게 된다. 예를 들어, 컴퓨터 통신 방법으로 PCI(Peripheral Component Interconnection) 인터페이스를 사용하는 영상 처리칩을 이용해서 2개의 채널을 지원하고자 하는 경우, 영상 처리 칩 2개 이외에 그 2개의 영상 처리 칩과 컴퓨터와의 통신을 위한 PCI-to-PCI 브릿지(Bridge) 칩을 하나 이상 사용해야 하는 것이다.
본 발명은 이와 같은 문제점을 해결하기 위해서 각 채널 별로 입력되는 아날로그 신호들을 하나의 시스템에서 처리가 가능하도록 채널별 영상 신호 복호기와 메모리부, 이들의 컨트롤러부, 그리고 이에 대한 버스 인터페이스 부를 모두 포함한 다 채널 영상 처리 ASIC(Application Specific Integrated Circuit)칩과 그 시스템을 제공하는 데에 목적이 있다.
도1은 본 발명의 실시 예에 따른 디스플레이 화면의 모드를 나타내는 도면이다.
도2는 본 발명의 실시 예에 따른 ASIC 칩의 구성을 나타내는 블록 다이어그램.
도3은 영상신호 복호부의 구성을 나타내는 블록 다이어그램
도4는 영상신호 복호부에서 가공된 영상 데이터가 메모리 영역별로 기록되는 것을 나타내는 도면이다.
도5는 컨트롤러부의 동작을 나타내는 도면이다.
도6은 DMA가 각 메모리 영역으로부터 영상 데이터를 읽어들이는 것을 나타내는 도면이다.
도7은 영상 데이터를 모니터 화면에 디스플레이하는 것을 나타내는 도면이다.
도8은 본 발명의 실시 예에 따른 비디오 캡쳐 시스템을 나타내는 도면이다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩은
하나 이상의 채널로부터 입력되는 아날로그 복합영상신호(Composite Video Signal)를 각각 입력받아, 각 채널에 따라 디지털화 하는 영상 신호 복호(Video Decoding)부;
각 채널별로 영상 신호 복호부를 통해 가공된 영상 데이터를 저장하는 메모리부;
각 채널별 영상 데이터를 메모리로부터 얻어내 처리하는 컨트롤러부;
처리된 영상 데이터를 출력하며, 컨트롤러부와 컴퓨터를 인터페이싱하는 버스 인터페이스부를 포함한다.
또한, 상기 영상 신호 복호(Video Decoding)부는 NTSC/PAL 등의 복합영상을 디지털화하는 ADC(Analog digital Converter)부; 디지털화된 데이터를 가공하는 영상 복호(Decoding)부; 가공된 영상 데이터의 해상도를 정해진 비율로 재처리하는 스케일러(Scaler)부; 메모리에 저장될 영상 데이터 포맷을 변환하는 비디오 포맷변환(Format Conversion)부를 포함한다.
또한, 상기 컨트롤러부는 영상신호복호기와 메모리의 컨트롤을 수행하며, 하나의 디엠에이(DMA ; Direct Memory Access)를 이용하여 메모리로부터 저장된 영상 데이터를 얻어내서 버스 인터페이스부에까지 영상 데이터를 전달하는 전반적인 컨트롤을 수행하는 리스크 프로세서(RISC Processor)를 포함한다.
상기 버스 인터페이스부는 컴퓨터와의 통신 방식으로 PCI(Peripheral Component Interconnection)버스 인터페이스를 사용하며, 상기 컨트롤러부의 수행에 필요한 명령신호를 컴퓨터로부터 컨트롤러부에 전달하고, 영상데이터를 컴퓨터로 전달하는 작업을 수행한다.
이하, 본 발명의 가장 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호로 표기하였음에 유의할 것이며, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다고 판단되거나, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도1은 본 발명의 실시 예에 따른 4채널 지원 영상 처리 칩을 적용하여 제작한 하드웨어를 동작하였을 시에 나타낼 수 있는 디스플레이 화면의 모드를 나타내는 도면이다. 첨부한 도1과 같이, 4분할 화면 모드일 때, 4분할된 화면에 모든 채널의 영상을 프레임의 손실 없이 디스플레이할 수 있으며, 또한 분할되지 않은 화면 모드일 때, 하나의 채널을 분할되지 않은 화면에 디스플레이할 수 있다. 이때 분할되지 않은 화면에 디스플레이할 수 있는 채널은 4개의 채널중 어느 것이나 디스플레이할 수 있음은 물론이며, 동시에 디스플레이하지 않는 채널에 대한 영상 데이터의 저장도 가능하다. 따라서, 한 채널 당 30fps의 영상이 입력될 경우, 4분할 화면 모드에서는 4개 채널을 합해서 총 120fps의 영상이 디스플레이되는 것이다.
도2는 본 발명의 실시 예에 따른 디지털 신호처리 방식의 다 채널 영상 처리 칩을 나타내는 구성 블록도이다.
첨부한 도2와 같이, 4개의 채널을 지원하는 영상 처리 칩에 있어서 각 채널에 입력되는 아날로그 복합영상신호를 디지털화하기 위한 영상 신호 복호부(100)가 각 채널에 하나씩 할당되어 있다. 이들 영상 신호 복호부로부터 가공된 영상 데이터는 메모리(200)에 저장되어지며, 디엠에이 컨트롤러(DMA Controller)(300)는 리스크 프로세서(RISC Processor)(400)의 명령에 따라 메모리에 저장된 영상 데이터를 피시아이 인터페이스(PCI Interface)(500)부에 전달함으로써 피시아이 버스(PCI BUS)를 이용해 컴퓨터와 통신하여 컴퓨터가 이 영상 데이터들을 받아들일 수 있도록 한다.
도3은 도2의 영상 신호 복호부(100)의 구조를 나타내는 블록도이다.
첨부한 도3과 같이, 아날로그 복합영상(Analog Composite Video)신호를 입력으로 받아 아날로그/디지털 변환기(Analog to Digital Convertor)(101)를 이용해 디지털 신호로 샘플링(Sampling)한다. 이 때, 아날로그 복합영상신호란 국제 텔레비젼 시스템 위원회(National Television System Committee ; NTSC) 또는 라인에 의한 상 교환(Phase Alternation by Line ; PAL) 등의 신호로써, TV(Television), VTR(Videotape recorder), 캠코더(Camcorder), CCTV(Closed-circuit television) 카메라 등에서 널리 사용되고 있는 국제표준의 신호들이며, 이러한 영상 입력 장치들은 도시하지 않는다.
아날로그/디지털 변환기(101)를 통해 샘플링 된 데이터는 디코더(Decoder)(102)를 거치면서 영상 데이터로 가공되고, 스케일러(Scaler)(103)를 거치면서 영상의 크기(해상도,Resolution)가 결정되며, 이 영상 데이터는 다시포맷 변환기(Format Convertor)(104)를 통해 통상적인 영상 복호 신호로 가공되어진다.
예를 들어, 10bits ADC(101)를 통해 샘플링 된 데이터는 디코더(102)가 동기 신호에 맞추어 RGB 혹은 YUV 등의 통상적인 영상 데이터로 복호화(Decoding)하게 되며, 하나의 프레임이 NTSC의 경우 720x480(PAL의 경우 720x576)인 영상 데이터가 생성된다. 이 영상 데이터는 스케일러를 거치면서 640x480, 320x240, 360x240 등의 해상도를 가지게 되고, 비디오 포맷 변환기(104)로 인해 영상 데이터 표준의 YCrCb 4:2:2 등의 데이터로 가공되어 메모리에 저장된다.
상기 설명한 내용은 이 기술 분야에서 통상의 지식을 가진 자에게는 널리 알려진 사실이라고 판단되므로 보다 상세한 설명은 생략한다.
영상 복호기(100)로 복호화된 각 채널의 영상 데이터는 메모리(200)에 기록되며, 기록된 영상 데이터는 리스크프로세서(400)의 명령에 따라 다 채널의 영상 데이터를 한 화면에 동시에 프레임 손실 없이 디스플레이할 수 있도록 디엠에이부(300)로 연결하고, 디엠에이부는 하나의 디엠에이(DMA)를 통해 다 채널 처리가 가능한 방법으로 영상 데이터를 인터페이스부(500)에 전달한다. 이러한 영상 데이터의 전달 방법에 있어서는 아래와 같은 방법들을 포함한다.
첫째, 메모리(200)에 순차적으로 기록된 영상 데이터를 DMA(300)가 역시 순차적으로 읽어들여 인터페이스부(500)에 전달하는 방법. 즉, 각 채널별 영상 데이터가 영상 복호부(100)에서 복호되면, 그 영상 데이터를 순차적으로 메모리(200)에 기록하며, 순차적으로 기록된 영상 데이터를 DMA(300)가 역시 순차적으로 읽어들여인터페이스부(500)에 전달하는 방법이다.
둘째, 메모리(200)를 채널별로 영역을 나누어 채널별로 영상 데이터를 기록하고, 각 영역별로 DMA(300)가 읽어들여 인터페이스부(500)에 전달하는 방법.
셋째, 메모리(200)에 기록된 영상 데이터를 선택적으로 전달함으로써, 자연적인 스케일링(Scaling) 효과를 얻는 방법.
상기의 방법들 중에 첫번째 방법은 이 기술 분야에서 통상의 지식을 가진 자에게는 기술적인 이해가 어렵지 않다고 판단되므로 보다 상세한 설명은 생략한다. 따라서 다음의 설명에서는 두번째, 세번째 방법을 동시에 사용한 방법에 대해 설명하기로 한다.
도4는 각각의 영상 복호기(100)로 복호화된 각 채널의 영상 데이터가 각각의 메모리 영역에 저장되는 동작을 나타내는 도면이다. 메모리(200)를 각각의 채널에 따라서 영역을 나누어주고 각 채널별 영상 데이터는 정해진 메모리의 영역에 아래와 같은 방법으로 기록된다.
각각의 영상 데이터가 640x480의 해상도를 갖는다면, 640개의 화소로 이루어진 라인(Line) 단위로 총 480 라인으로 하나의 프레임을 표현할 수 있다. 첨부한 도면5와 같이, 상기와 같은 영상 데이터로 이루어진 메모리 데이터 맵(Memory Data Map)의 구조가 이루어지게 되며, 각 채널 당 초당 약 30개의 프레임(30 fps ;Frame per Second)의 영상 데이터가 처리된다. 또한, 본 발명의 실시예에 따라 디지털 신호처리 방식의 4채널 영상 처리 칩의 경우 최대 약 120fps의 처리가 가능하게 된다.
도5는 컨트롤러부의 동작을 나타내는 도면이다.
첨부한 도면4와 같이, 메모리의 각 영역에 저장된 각 채널의 영상 데이터는 리스크 프로세서(RISC Processor)(400)의 명령에 따라 하나의 DMA(300)를 통하여 인터페이스부(PCI Interface)(500)에 영상 데이터를 전달한다. 리스크 프로세서(400)는 또한 영상 신호 복호기(100)의 스테이터스 레지스터(Status Register)(410)를 셋팅하여, 영상 신호 복호기(100)의 모드(Mode)를 결정하며, 이 모드는 스케일링(Scaling) 비율, 영상 데이터 포맷 등의 정보를 포함한다.
도6은 4분할 화면 모드의 경우, DMA(300)가 각 메모리 영역으로부터 영상 데이터를 읽어들이는 동작을 나타내는 도면이다. 특히 영상 데이터를 선택적으로 읽어들임으로 해서 자연적인 스케일링(Scaling)효과를 얻는 방법을 나타낸다. 영상 데이터를 선택적으로 읽어들이지 않는다면 스케일링되지 않은 영상 데이터를 읽어들이게 된다.
첨부한 도6b과 같이 DMA(300)는 640개의 화소로 이루어진 메모리 라인 구조에서 첫번째, 세번째, 다섯번째, .... 와 같은 방식으로 총 640개의 화소 중에 320개의 화소만을 읽어들여 하나의 라인을 형성하게 된다. 이와 같은 방식으로 첨부한 도6a와 같이, 메모리 제1영역(201)으로부터 첫번째 라인을, 메모리 제2영역(202)으로부터 첫번째 라인을, 메모리 제3영역(203)으로부터 첫번째 라인을, 메모리 제4영역(204)으로부터 첫번째 라인을 읽어들인다. 4개의 메모리 영역으로부터 첫번째 라인들을 읽어들인 후 각 메모리 영역의 두번째 라인들은 생략하고, 세번째 라인들을 첫번째 라인을 읽어들일 때와 같은 방법으로 읽어들이는 동작을 행한다. 이와같이메모리의 영상 데이터를 읽어들이는 것은 결과적으로 640x480 해상도의 영상 데이터를 320x240 해상도의 영상 데이터로 다운 스케일링(Down Scaling)하는 효과를 갖는다. 이러한 방법을 사용하는 이유는 피시아이 버스(PCI BUS)의 데이터 전송 속도의 한계에 관련하여 데이터의 양이 많아질 경우 컴퓨터와 시스템에 과부하가 발생함으로 인해 야기되는 여러가지 문제가 발생되지 않도록 하기 위함에 있다.
도7은 DMA(300)가 읽어들인 데이터를 모니터 화면에 어떻게 디스플레이 해주는가를 보여주는 도면이다. DMA와 컴퓨터 간에 피시아이 인터페이스(500) 및 피시아이 버스(PCI BUS) 등의 장치는 이해를 돕기위해 잠시 생각하지 않기로 한다.
첨부한 도7과 같이 DMA(300)로 읽어들인 라인(Line) 데이터는 4분할 디스플레이 화면의 각 채널에 순차적으로 디스플레이하도록 한다. 즉, 도6에서와 같은 방법으로 읽어들인 라인 데이터를 순차적으로 4분할 디스플레이 화면의 채널1, 채널2, 채널3, 채널4, 채널1, 채널2, 채널3, ....(생략) 의 순서로 디스플레이할 수 있도록 하는 방법이다. 이것은 결과적으로 메모리 데이터 맵의 제1영역(201) Line1 데이터를 4분할 디스플레이 화면의 채널1의 첫번째 라인에, 메모리 제2영역(202) Line1 데이터를 채널2의 첫번째 라인에, ...(중간생략)... , 메모리 제1영역(201)의 Line 3데이터를 채널1의 두번째 라인에, 메모리 제2영역(202)의 Line3 데이터를 채널2의 두번째 라인에, ...(중간생략)... , 메모리 제3영역(203)의 Line479 데이터를 채널3의 240번째 라인에, 메모리 제4영역(204)의 Line479 데이터를 채널4의 240번째 라인에 디스플레이하는 결과를 가져온다.(단, 각 메모리 영역의 라인 데이터들은 상기에 기술하였던 바와 같이 640개의 화소에서 320개의화소로 다운 스케일링(Down Scaling)된다.) 따라서, 최종 4분할 디스플레이 화면의 총 해상도는 640x480이 되며, 하나의 채널 당 해상도는 320x240이 된다.
도면8은 본 발명의 디지털 신호처리 방식의 다 채널 영상 처리 칩을 이용한 다 채널 비디오 캡쳐 시스템의 간략한 구성을 나타내는 구성도이다.
상기 설명한 방법대로 메모리(200)에 저장된 영상 데이터들은 DMA(300)를 이용해 피시아이 인터페이스(PCI Interface)부(500)에 전달되며 컴퓨터의 피시아이 버스 슬롯(PCI BUS Slot)과 연결되어 피시아이 버스에 전달된다. 이렇게 컴퓨터에 전달된 데이터는 디바이스 드라이버(Device driver)와 응용 프로그램(Application Program)을 이용해 모니터에 디스플레이하는 것이다. 상기 설명한 내용은 이 기술 분야에서 통상의 지식을 가진 자에게는 널리 알려진 사실이라고 판단되므로 보다 상세한 설명은 생략한다.
이상에서와 같이, 본 발명의 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩은 기존의 다 채널 지원방법(즉, 하나의 영상 처리 복호기와 영상 입력단 스위치를 사용하는 방법)에 있어서, 동기화(Syncronization)와 스위치 동작 시간으로 인한 프레임의 손실과 채널 분배로 인한 프레임 저하 등의 문제를 근본적으로 해결할 수 있는 방법이다. 또한, 다수의 영상 처리 칩과 브릿지 칩을 사용하는 다 채널 지원 방법에 있어서, 가격 상승의 문제와 접근 및 구현의 어려움(시스템 안정성에 영향을 끼침)을 해결할 수 있도록 단일 ASIC칩으로 구성하는 방법이다.
또한, 상기와 같은 방법으로 구현한 4채널 지원 비디오 캡쳐 시스템의 경우, 각 채널당 30fps를 지원하며 4채널 최대 120fps를 지원하는 비디오 캡쳐 시스템이 구성되며, 이는 컴퓨터 내장형 또는 임베디드형(Embeded)의 DVR(Digital Video Recorder)에 적용이 가능한 것이다. 이로서 기존의 DVR(Digital Video Recorder) 시스템을 구성하였던 기존의 다 채널 지원 방법에서와 같이 나타날 수 있는 프레임 저하로 인한 영상의 부자연스러움과 가격 상승의 문제, 전체 시스템 안정성에 따른 문제 등을 해결할 수 있다.

Claims (6)

  1. 하나 이상의 채널로부터 입력되는 복합영상(Composite Video)신호를 각각 입력받아, 각 채널에 따라 디지털화 하는 영상 신호 복호(Video Decoding)부;
    각 채널별로 영상 신호 복호기를 통해 가공된 영상 데이터를 저장하는 메모리부;
    각 채널별 영상 데이터를 메모리로부터 얻어내 처리하는 컨트롤러부;
    처리된 영상 데이터를 출력하며, 컨트롤러부와 컴퓨터를 인터페이싱하는 버스 인터페이스부
    를 포함하는 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
  2. 제1청구항에 있어서, 상기 영상 신호 복호부는,
    NTSC/PAL 등의 아날로그 복합영상신호를 디지털화(Sampling)하는 아날로그-디지털 변환기(Analog to Digital Converter)와;
    샘플링된 데이터를 영상 데이터로 가공하는 복호기(Decoder)부;
    가공된 영상 데이터의 해상도를 정해진 비율로 재처리하는 스케일러(Scaler)부;
    이 영상 데이터를 YCrCb 4:2:2 등의 표준 영상 데이터의 포맷으로 변환하는 비디오 포맷 변환(Format Conversion)부
    를 포함하는 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
  3. 제1청구항에 있어서, 상기 메모리(Memory)부는,
    하나 이상의 채널 별 영상 복호부에서 가공된 다 채널의 영상 데이터를 순차적으로 기록하거나, 각각의 채널별로 정해진 메모리 영역에 각 채널의 영상 데이터를 기록하는 것이 특징인 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
  4. 제1청구항에 있어서 상기 컨트롤러(Controller)부는,
    메모리에 기록된 데이터를 읽어들여 버스 인터페이스부에 전달하는 디엠에이 컨트롤러(DMA Controller)부와;
    영상 복호기부와 메모리부, DMA 컨트롤러부의 제어 및 버스 인터페이스를 통한 컴퓨터와의 통신을 수행하는 리스크 프로세서(RISC Processor)부
    를 포함하는 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
  5. 제4청구항에 있어서 상기 디엠에이 컨트롤러(DMA Controller)부는,
    하나의 디엠에이를 사용하여 리스크 프로세서의 명령에 따라서, 다 채널의 영상을 프레임의 손실 없이 영상 표시 장치에 표시하기 위하여, 메모리에 순차적으로 저장된 다 채널 영상 데이터를 순차적으로 읽어들이거나, 메모리의 채널 별 영역에 저장된 영상 데이터를 선택적으로 또는 비선택적으로 읽어들이며, 각 채널의 영상 데이터를 인터페이스부에 전달하는 동작을 특징으로 하는 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
  6. 제1청구항에 있어서 상기 버스 인터페이스(BUS Interface)부는,
    컴퓨터의 피시아이 버스(PCI BUS)를 이용하여 컴퓨터와의 통신이 이루어지도록 동작하는 피시아이 인터페이스(PCI Interface)를 특징으로 하는 디지털 신호처리 방식의 다 채널 영상 처리 시스템 및 칩
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