KR20030002849A - A method for fabricating capacitor - Google Patents
A method for fabricating capacitor Download PDFInfo
- Publication number
- KR20030002849A KR20030002849A KR1020010038571A KR20010038571A KR20030002849A KR 20030002849 A KR20030002849 A KR 20030002849A KR 1020010038571 A KR1020010038571 A KR 1020010038571A KR 20010038571 A KR20010038571 A KR 20010038571A KR 20030002849 A KR20030002849 A KR 20030002849A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- insulating layer
- capacitor
- buried oxide
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 캐패시터(capacitor)의 형성방법에 관한 것으로, 보다 상세하게는 캐패시터의 충전용량을 증대시킬 수 있는 캐패시터의 형성방법에 관한 것이다.The present invention relates to a method of forming a capacitor, and more particularly, to a method of forming a capacitor capable of increasing the charging capacity of the capacitor.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이축소됨에 따라 감소하게 된다.As the degree of integration of devices fabricated on semiconductor substrates increases, the area occupied by cell capacitors for data storage in DRAMs is also reduced. Therefore, the capacitance of the capacitor formed on the semiconductor wafer is reduced as the design rule is reduced.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.However, in the DRAM cell capacitor, a cell capacitor having sufficient capacitance in order to secure strong resistance to soft errors caused by alpha particles and to prevent malfunction due to noise. It is necessary to have a.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.That is, even if the design rule is a deep-sub-half-micron gigabit high-density DRAM cell capacitor, the industry recognizes that at least 30 femto-farads (fF) of capacitance is required. have.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는 캐패시터 구조가 연구 개발되고 있다.One method for implementing high capacity capacitors in a small allowable area over a semiconductor substrate is to grow hemispherical grains (HSG) in stacked or cylindrical structures to increase the effective surface area of the capacitor. Capacitor structures are being researched and developed.
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 형성을 보인 공정순서도이다.1A to 1D are process flowcharts showing the formation of a capacitor according to the prior art.
종래기술에 따른 캐패시터의 형성방법은, 도 1a에 도시된 바와 같이, 트랜지스터(미도시)가 형성된 반도체기판(100) 상에 층간절연층인 제 1절연층(102)을 증착한 후, 상기 제 1절연층(102)을 식각하여 일정영역(소오스/드레인)을 노출시키는 제 1개구부(103)를 형성한다. 상기 제 1개구부(103)는 기판(100)의 소오스/드레인 등의 도전영역(미도시)을 노출시킨다.In the method of forming a capacitor according to the related art, as shown in FIG. 1A, the first insulating layer 102, which is an interlayer insulating layer, is deposited on a semiconductor substrate 100 on which a transistor (not shown) is formed. The first insulating layer 102 is etched to form a first opening 103 that exposes a predetermined region (source / drain). The first opening 103 exposes a conductive region (not shown) such as a source / drain of the substrate 100.
이어서, 제 1절연층(102) 상에 금속층을 스퍼터링에 의해 증착한 다음, 층간절연층(102) 표면을 노출시키는 시점까지 금속층을 에치백(etch back)하여 상기 제 1개구부(103)를 덮는 도전플러그(104)를 형성한다.Subsequently, a metal layer is deposited on the first insulating layer 102 by sputtering, and then the metal layer is etched back until the surface of the interlayer insulating layer 102 is exposed to cover the first opening 103. The conductive plug 104 is formed.
그 다음, 도전플러그(104)가 형성된 결과물 전면에 식각 베리어인 질화막(113)을 형성한다.Next, the nitride film 113 which is an etching barrier is formed on the entire surface of the resultant product in which the conductive plug 104 is formed.
이 후, 질화막(113) 상부에 제 2절연층(106)을 형성한다. 이때, 상기 제 2절연층(216)은 다마신 구조를 형성하기 위한 희생층 역할을 한다.Thereafter, the second insulating layer 106 is formed on the nitride film 113. In this case, the second insulating layer 216 serves as a sacrificial layer for forming a damascene structure.
이어서, 캐패시터영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 이용하여 제 2절연층(106) 및 질화막(113)을 제거하여 스토리지 콘택인 제 2개구부(105)를 형성한다.Subsequently, a photoresist pattern (not shown) defining a capacitor region is formed, and the second opening 105, which is a storage contact, is removed by using the photoresist pattern as an etching mask to remove the second insulating layer 106 and the nitride layer 113. To form.
상기 제 2개구부(105) 형성 공정은 공정가스로 C4F8가스를 이용하며, 식각챔버(미도시)의 압력을 100mTorr로 하고, 바이어스파워를 1400∼1500W를 가한다. 상기 공정에 의해 제 2개구부(105)는 측면이 플랫(falt)한 형상을 가진다.In the process of forming the second opening 105, a C 4 F 8 gas is used as a process gas, a pressure of an etching chamber (not shown) is 100 mTorr, and a bias power is 1400-1500 W. By the above process, the second opening 105 has a shape in which the side surface is flat.
그 다음, 상기 결과물 상에 스토리지 노드용 도전층으로 비정질실리콘층(110)을 형성한 다음, 상기 비정질실리콘층(110) 전면에 매립용 산화층(114)을 증착한다.Next, an amorphous silicon layer 110 is formed as a conductive layer for a storage node on the resultant, and then a buried oxide layer 114 is deposited on the entire surface of the amorphous silicon layer 110.
이 후, 도 1b에 도시된 바와 같이, 상기 매립용산화층 및 비정질실리콘층을 차례로 에치백하여 제 2절연층(106) 상부 표면을 노출시킨다. 이때, 도면부호 115 및 110은 잔류된 매립용 산화층 및 비정질실리콘층을 도시한 것이다.Thereafter, as shown in FIG. 1B, the buried oxide layer and the amorphous silicon layer are sequentially etched back to expose the upper surface of the second insulating layer 106. At this time, reference numerals 115 and 110 show the remaining buried oxide layer and the amorphous silicon layer.
이어서, 도 1c에 도시된 바와 같이, 상기 잔류된 매립용 산화층 및 제 2절연층을 제거한다. 이때, 잔류된 비정질실리콘층은 캐패시터의 하부전극(110)이 된다.Subsequently, as shown in FIG. 1C, the remaining buried oxide layer and the second insulating layer are removed. At this time, the remaining amorphous silicon layer becomes the lower electrode 110 of the capacitor.
이 후, 하부전극(110)을 덮도록 유전체층(121) 및 상부전극(125)를 형성하여 캐패시터 제조를 완료한다.Thereafter, the dielectric layer 121 and the upper electrode 125 are formed to cover the lower electrode 110 to complete the capacitor manufacturing.
그러나, 종래의 캐패시터의 형성방법에서는 충분한 충전용량을 확보하기 위해 캐패시터의 높이를 높게 형성함으로써, 메모리 셀부와 주변회로 간의 단차가 발생된 문제점이 있었다.However, in the conventional method of forming a capacitor, the height of the capacitor is increased to secure a sufficient charging capacity, thereby causing a step between the memory cell unit and the peripheral circuit.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 메모리 셀부와 주변회로 간의 단차를 발생시키지 않으면서도 캐패시터의 충전용량을 증가시킬 수 있는 캐패시터의 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a capacitor capable of increasing the charging capacity of a capacitor without generating a step between a memory cell unit and a peripheral circuit.
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 형성을 보인 공정순서도.1A to 1D are process flowcharts showing the formation of a capacitor according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 형성을 보인 공정순서도.2a to 2d is a process flow chart showing the formation of a capacitor according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
200. 반도체기판 202, 206. 절연층200. Semiconductor substrates 202, 206. Insulation layer
203, 205. 개구부 204. 도전플러그203, 205. Openings 204. Conductive plugs
213. 질화막 210. 비정질실리콘층213. Nitride layer 210. Amorphous silicon layer
214. 매립용 산화층 212. 하부전극214. buried oxide layer 212. Lower electrode
222. 유전체층 225. 상부전극222. Dielectric layer 225. Upper electrode
상기 목적을 달성하기 위한 본 발 발명의 캐패시터의 형성방법은 반도체기판 상에 절연층을 형성하는 단계; 절연층을 CHF3가스, Ar가스 및 O2가스에 의해 선택적으로 건식 식각하여 측면이 굴곡진 형상을 가진 스토리지노드 콘택을 형성하는 단계; 스토리지노드 콘택을 포함한 절연층 상에 도전층 및 매립용 산화층을 차례로 형성하는 단계; 도전층 및 매립용 산화층을 차례로 에치백하여 절연층의 상부 표면을 노출시키는 단계; 잔류된 희생층 및 매립용 산화층을 제거하여 캐패시터의 하부전극을 형성하는 단계; 및 하부전극을 덮도록 유전체층 및 상부전극을 형성하는 단계를 포함한 것을 특징으로 한다.A method of forming a capacitor of the present invention for achieving the above object comprises the steps of forming an insulating layer on a semiconductor substrate; Selectively dry etching the insulating layer with CHF 3 gas, Ar gas, and O 2 gas to form a storage node contact having a curved side surface; Sequentially forming a conductive layer and a buried oxide layer on the insulating layer including the storage node contact; Sequentially etching back the conductive layer and the buried oxide layer to expose the top surface of the insulating layer; Removing the remaining sacrificial layer and the buried oxide layer to form a lower electrode of the capacitor; And forming a dielectric layer and an upper electrode to cover the lower electrode.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 캐패시터의 형성을 보인 공정 순서도이다.2A to 2D are process flowcharts showing the formation of a capacitor according to the present invention.
본 발명의 캐패시터의 형성방법은, 도 2a에 도시된 바와 같이, 트랜지스터가 형성된 반도체기판(200) 상에 산화실리콘을 화학기상증착하여 층간절연을 위한 제 1절연층(202)을 형성한 다음, 상기 제 1절연층(202)을 포토리쏘그라피에 의해 식각하여 기판의 불순물영역 등의 도전영역(미도시)을 노출시키는 제 1개구부(203)을 형성한다. 상기 제 1개구부(203)는 기판의 소오스/드레인 등의 도전영역(미도시)과 연결된다.In the method of forming the capacitor of the present invention, as illustrated in FIG. 2A, silicon oxide is chemically deposited on the semiconductor substrate 200 on which the transistor is formed to form a first insulating layer 202 for interlayer insulation. The first insulating layer 202 is etched by photolithography to form a first opening 203 that exposes a conductive region (not shown) such as an impurity region of the substrate. The first opening 203 is connected to a conductive region (not shown) such as a source / drain of the substrate.
이어서, 제 1절연층(202) 상에 도전물질(예를 들면, 도핑된 폴리실리콘)을 증착한 다음, 에치백하여 제 1개구부(203)를 채우는 도전플러그(204)를 형성한다.Subsequently, a conductive material (eg, doped polysilicon) is deposited on the first insulating layer 202 and then etched back to form a conductive plug 204 filling the first opening 203.
그 다음, 도전플러그(204)가 형성된 결과물 전면에 식각 베리어인 질화막(213)을 형성한다.Next, the nitride film 213 as an etching barrier is formed on the entire surface of the resultant product in which the conductive plug 204 is formed.
이 후, 질화막(213) 상부에 제 2절연층(206)을 형성한다. 상기 제 2절연층(206)은 다마신 구조를 형성하기 위한 희생층 역할을 한다.Thereafter, a second insulating layer 206 is formed over the nitride film 213. The second insulating layer 206 serves as a sacrificial layer for forming a damascene structure.
이어서, 캐패시터영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 이용하여 제 2절연층(206) 및 질화막(213)을 제거하여 스토리지 콘택으로 측면이 굴곡진 구조를 가진 제 2개구부(205)를 형성한다.Subsequently, a photoresist pattern (not shown) defining a capacitor region is formed, and the second insulating layer 206 and the nitride layer 213 are removed using the photoresist pattern as an etch mask, thereby forming a curved side surface of the storage contact. The excitation second opening 205 is formed.
이때, 상기 측면이 굴곡진 구조를 가진 스토리지노드 콘택인 제2개구부(205)를 형성 공정은 공정가스로 CHF3가스, Ar가스 및 O2가스의 혼합가스를 이용하며, 식각챔버(미도시) 내의 압력을 50mTr로 하고, 바이어스파워를 200W 인가한다. 이로써, 식각생성물의 발생을 억제하고, 또한, 에천트(etchant)의 직진성을 최대한 감소시키어 수직으로 식각되는 에천트와 스퍼터된 CF3 -음이온이 제 2절연층(206)의 노출된 측벽의 산화실리콘과 선택적으로 반응하여 를 형성한다.In this case, the process of forming the second opening 205, which is a storage node contact having a curved side surface, uses a mixed gas of CHF 3 gas, Ar gas and O 2 gas as a process gas, and an etching chamber (not shown). The pressure inside is set to 50 mTr, and 200 W of bias power is applied. This suppresses the occurrence of the etch product and also reduces the straightness of the etchant as much as possible so that the vertically etched etchant and the sputtered CF 3 - anion are oxidized on the exposed sidewall of the second insulating layer 206. It reacts selectively with silicon to form.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물 전면에 스토리지 노드용 도전층으로 비정질실리콘층(210)을 증착한 다음, 상기 스토리지 노드용 비정질실리콘층(210) 전면에 매립용 산화층(214)을 증착하여 하부전극 구조의 내부를 매립한 다.Next, as shown in FIG. 2B, an amorphous silicon layer 210 is deposited on the entire surface of the resultant as a conductive layer for a storage node, and a buried oxide layer 214 is disposed on the entire surface of the amorphous silicon layer 210 for the storage node. Deposited to bury the inside of the lower electrode structure.
이 후, 도 2c에 도시된 바와 같이, 상기 매립용 산화층 및 비정질실리콘층을 에치백하여 제 2절연층(206) 상부 표면을 노출시킨다.Thereafter, as shown in FIG. 2C, the buried oxide layer and the amorphous silicon layer are etched back to expose the upper surface of the second insulating layer 206.
그 다음, 도 2d에 도시된 바와 같이, 상기 매립용 산화층 및 제 2절연층을 제거하고, 잔류된 비정질실리층에 HSG(Hemi Spherical Glass) 형성 공정을 진행하여 울퉁불퉁한 HSG 구조의 캐패시터의 하부전극(212)을 형성한다.Next, as shown in FIG. 2D, the buried oxide layer and the second insulating layer are removed, and a HSG (Hemi Spherical Glass) forming process is performed on the remaining amorphous silicide layer to form a bumpy lower electrode of the capacitor. And form 212.
이 후, 하부전극(220)이 형성된 결과물 전면에 고유전율을 가진 Ta2O5또는 TaON 등의 절연층 및 다결정실리콘층을 차례로 증착한 후, 식각하여 유전체층(214) 및 상부전극(212)를 형성하여 캐패시터(220) 제조를 완료한다.Thereafter, an insulating layer such as Ta 2 O 5 or TaON having a high dielectric constant and a polysilicon layer are sequentially deposited on the entire surface of the resultant on which the lower electrode 220 is formed, and then etched to form the dielectric layer 214 and the upper electrode 212. To form the capacitor 220 is completed.
이상에서와 같이, 본 발명의 캐패시터의 형성방법은 울퉁불퉁한 구조의 스토리지노드 콘택에 비정질실리콘층을 증착한 후, HSG 형성 공정을 진행함으로써, 캐패시터의 하부전극의 표면적이 증가하며, 하부전극의 표면적 증가에 따른 캐패시터의 충전용량이 증대된다.As described above, in the method of forming the capacitor of the present invention, the amorphous silicon layer is deposited on the storage node contact of the rugged structure, and then the HSG forming process is performed to increase the surface area of the lower electrode of the capacitor, thereby increasing the surface area of the lower electrode. The charge capacity of the capacitor increases with increase.
또한, 본 발명에서는 캐패시터의 높이를 높게 형성하지 않아도 되므로 메모리셀부와 주변회로 간의 단차를 개선하며, 여 캐패시터의 구조를 안정적으로 형성할 수 있다.In addition, in the present invention, since the height of the capacitor does not need to be formed high, the step between the memory cell unit and the peripheral circuit can be improved, and the structure of the capacitor can be stably formed.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038571A KR100762869B1 (en) | 2001-06-29 | 2001-06-29 | A method for fabricating capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010038571A KR100762869B1 (en) | 2001-06-29 | 2001-06-29 | A method for fabricating capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030002849A true KR20030002849A (en) | 2003-01-09 |
| KR100762869B1 KR100762869B1 (en) | 2007-10-08 |
Family
ID=27712533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010038571A KR100762869B1 (en) | 2001-06-29 | 2001-06-29 | A method for fabricating capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100762869B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3630551B2 (en) * | 1998-04-02 | 2005-03-16 | 株式会社東芝 | Semiconductor memory device and manufacturing method thereof |
| KR20000067002A (en) * | 1999-04-22 | 2000-11-15 | 김영환 | Manufacturing method for capacitor |
| KR20010004189A (en) * | 1999-06-28 | 2001-01-15 | 김영환 | Method of fabricating capacitor electrode of semiconductor device |
| KR20010037025A (en) * | 1999-10-13 | 2001-05-07 | 윤종용 | Storage electrode of capacitor having rugged surface in semiconductor device and manufacturing method thereof |
-
2001
- 2001-06-29 KR KR1020010038571A patent/KR100762869B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7018892B2 (en) | 2003-08-13 | 2006-03-28 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
| US7544985B2 (en) | 2003-08-13 | 2009-06-09 | Samsung Electronics Co., Ltd. | Semiconductor capacitor structure and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100762869B1 (en) | 2007-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5907782A (en) | Method of forming a multiple fin-pillar capacitor for a high density dram cell | |
| US5895250A (en) | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory | |
| US6114201A (en) | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs | |
| US5668038A (en) | One step smooth cylinder surface formation process in stacked cylindrical DRAM products | |
| US20050263814A1 (en) | Bottom electrode of capacitor of semiconductor device and method of forming the same | |
| US7436014B2 (en) | Method of fabricating storage capacitor in semiconductor memory device, and storage capacitor structure | |
| US5851897A (en) | Method of forming a dram cell with a crown-fin-pillar structure capacitor | |
| US5940713A (en) | Method for constructing multiple container capacitor | |
| US5567640A (en) | Method for fabricating T-shaped capacitors in DRAM cells | |
| US6150213A (en) | Method of forming a cob dram by using self-aligned node and bit line contact plug | |
| US7018892B2 (en) | Semiconductor capacitor structure and method for manufacturing the same | |
| US6607954B2 (en) | Methods of fabricating cylinder-type capacitors for semiconductor devices using a hard mask and a mold layer | |
| US5933742A (en) | Multi-crown capacitor for high density DRAMS | |
| US6083787A (en) | Method of fabricating deep trench capacitors for dram cells | |
| US5913129A (en) | Method of fabricating a capacitor structure for a dynamic random access memory | |
| US7821052B2 (en) | Method for forming a buried digit line with self aligning spacing layer and contact plugs during the formation of a semiconductor device, semiconductor devices, and systems including same | |
| CN114823539A (en) | Manufacturing method of semiconductor structure and semiconductor structure | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US7544985B2 (en) | Semiconductor capacitor structure and method for manufacturing the same | |
| US6413832B1 (en) | Method for forming inner-cylindrical capacitor without top electrode mask | |
| US5763304A (en) | Method for manufacturing a capacitor with chemical mechanical polishing | |
| US8129251B2 (en) | Metal-insulator-metal-structured capacitor formed with polysilicon | |
| US5976981A (en) | Method for manufacturing a reverse crown capacitor for DRAM memory cell | |
| KR100762869B1 (en) | A method for fabricating capacitor | |
| US7074725B2 (en) | Method for forming a storage node of a capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |