KR20030002236A - Equalization and precharge control signal generating device of data bus - Google Patents
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Abstract
Description
본 발명은 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 것으로서, 특히, 데이터 버스의 프리차지 및 등화 신호를 리드와 라이트시에 각기 다르게 제어하여 고속동작시 동작 주파수 마진을 극대화시킴으로써 메모리 장치의 고속동작을 가능하게 하는 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 것이다.The present invention relates to an apparatus for generating an equalization and precharge control signal for a data bus, and more particularly, to maximize an operating frequency margin during high-speed operation by controlling precharge and equalization signals of a data bus differently during read and write. An apparatus for generating an equalization and precharge control signal for a data bus that enables high-speed operation.
제 1도는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도이다.1 is a block diagram of a conventional device for generating an equalization and precharge control signal for a data bus.
도 1은 데이터 버스 프리차지 신호 dbeq의 타이밍을 제어하기 위한 회로도로서, 컬럼 선택 신호 yi의 펄스폭 정보를 가진 y프리펄스신호 yprep를 입력받아 일정 시간동안 지연하여 출력하는 제 1지연부(1)와, 제 1지연부(1)의 출력을 반전하여 y프리펄스신호 yprep의 폴링시 펄스발생부(2)로 출력하는 인버터 iv0와, 인버터 iv0의 출력을 입력받아 일정시간 지연 후에 펄스신호를 발생하는 펄스발생부(2)와, 펄스 발생부(2)로부터 인가되는 펄스신호를 버퍼링하여 데이터 버스 프리차지 신호 dbeq를 출력하는 버퍼부(4)로 구성된다.FIG. 1 is a circuit diagram for controlling the timing of a data bus precharge signal dbeq, and includes a first delay unit 1 that receives a y prepulse signal yprep having pulse width information of a column select signal yi and delays it for a predetermined time. Inverts the output of the first delay unit 1 and generates the pulse signal after a predetermined time delay after receiving the inverter iv0 outputting the y prepulse signal yprep to the pulse generator 2 and the output of the inverter iv0. And a buffer unit 4 for buffering the pulse signal applied from the pulse generator 2 and outputting the data bus precharge signal dbeq.
상술된 펄스 발생부(2)는 제 2지연부(3)와 낸드게이트 nd0로 구성되며, 인버터 iv0의 출력은 제 2지연부(3)와 낸드게이트 nd0의 입력단에 각각 입력되고 제 2지연부(3)의 출력은 낸드게이트 nd0의 다른 입력단에 입력된다.The pulse generator 2 described above is composed of the second delay unit 3 and the NAND gate nd0, and the output of the inverter iv0 is input to the input terminals of the second delay unit 3 and the NAND gate nd0, respectively, and the second delay unit The output of (3) is input to the other input terminal of the NAND gate nd0.
그리고, 버퍼부(4)는 짝수개의 비반전 인버터 iv1,iv2로 구성되어 펄스 발생부(2)로부터 인가되는 펄스신호를 버퍼링하여 데이터 버스 프리차지 신호 dbeq를 출력한다.The buffer unit 4 is composed of an even number of non-inverting inverters iv1 and iv2 to buffer the pulse signal applied from the pulse generator 2 to output the data bus precharge signal dbeq.
여기서, y프리펄스신호 yprep는 컬럼 동작시 컬럼 선택신호 yi의 펄스폭 정보를 가진 신호로서 제 1지연부(1)에 입력된다.Here, the y prepulse signal yprep is input to the first delay unit 1 as a signal having pulse width information of the column selection signal yi during the column operation.
그리고, 데이터 버스 프리차지 신호 dbeq는 데이터 버스의 등화 및 프리차지를 제어하기 위해 사용되는 신호로써, 그 동작 타이밍은 컬럼 선택 신호 yi를 중심으로 이루어지기 때문에 펄스 발생부(2)의 제 2지연부(3)에 의해 y프리펄스신호 yprep를 일정시간 딜레이 시킨다.The data bus precharge signal dbeq is a signal used to control the equalization and precharge of the data bus. Since the operation timing is centered on the column selection signal yi, the second delay part of the pulse generator 2 is performed. According to (3), the y prepulse signal yprep is delayed for a predetermined time.
이러한 구성을 갖는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 동작과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.Referring to the timing diagram of FIG. 2, the operation of the conventional data bus equalization and precharge control signal generator having the above configuration will be described below.
도 2를 보면, 동기식 디램은 클럭에 동기되어 동작하기 때문에 클럭신호 clk에 따라 라이트 명령 wt 또는 리드 명령 rd가 입력된다.2, since the synchronous DRAM operates in synchronization with a clock, a write command wt or a read command rd is input according to the clock signal clk.
이어서, 복수개의 컬럼 어드레스 중에서 라이트 명령 wt 또는 리드 명령 rd와 함께 인가된 어드레스에 해당하는 컬럼 선택신호 yi가 펄스 형태로 인에이블되는데 컬럼 선택신호 yi가 하이인 구간 typw에서는 데이타 버스의 프리차지 pcg가 해제되고 데이타 버스에 데이타가 전송된다.Next, among the plurality of column addresses, the column select signal yi corresponding to the address applied together with the write command wt or the read command rd is enabled in pulse form. In the period typw where the column select signal yi is high, the precharge pcg of the data bus It is released and data is transferred to the data bus.
그리고, 컬럼 선택신호 yi가 로우인 구간 eq & pcg 구간에서는 다음 데이타를 받아들이기 위한 준비구간으로서, 데이타 버스 프리차지 신호 dbeq에 의해 프리차지 및 등화 상태로 된다.Then, in the section eq & pcg section in which the column select signal yi is low, the data select signal is precharged and equalized by the data bus precharge signal dbeq as a preparation section for receiving the next data.
따라서, 데이타 버스 프리차지 신호 dbeq는 컬럼 선택신호 yi의 펄스를 중심으로 이루어지며, 이 컬럼 선택신호 yi와 데이타 버스 프리차지 신호 dbeq를 생성하기 위하여 컬럼 명령이 인가되면 컬럼 선택신호 yi의 펄스의 기준 펄스가 되는 y프리펄스신호 yprep가 인에이블되고 그 신호를 이용하여 각종 제어 신호를 생성한다.Therefore, the data bus precharge signal dbeq is centered on the pulses of the column select signal yi. When the column command is applied to generate the column select signal yi and the data bus precharge signal dbeq, the reference of the pulse of the column select signal yi is used. The y prepulse signal yprep that becomes a pulse is enabled and generates various control signals using the signal.
이때, 데이타 버스 프리차지 신호 dbeq의 펄스가 인에이블되는 시점은 라이트 명령 wt에 의해 결정되고, 디스에이블 되는 시점은 리드 명령 rd에 의하여 결정된다.At this time, the time point at which the pulse of the data bus precharge signal dbeq is enabled is determined by the write command wt, and the time point when disabled is determined by the read command rd.
즉, 라이트 명령 wt 시에는 컬럼 선택신호 yi가 인에이블되기 전에 데이타 버스에 데이타를 라이트 해야하기 때문에 라이트 드라이버 인에이블 신호인 bwen이 컬럼 선택신호 yi에 tbw시간만큼 앞서 인에이블되어야 한다.That is, the write driver enable signal bwen must be enabled by tbw time before the column select signal yi because the data must be written to the data bus before the column select signal yi is enabled.
따라서, 데이타버스 프리차지 신호 dbeq는 라이트 드라이버 인에이블 신호 bwen보다 tm0 시간 먼저 인에이블되어 프리차지 pcg가 해제되어야 하고, 컬럼 선택신호 yi의 인에이블 시점보다 tm0+tbw시간 먼저 인에이블되어야 하므로 y프리펄스신호 yprep의 인에이블 시점에서 작은 딜레이인 t0만큼의 딜레이 후 인에이블된다.Therefore, the databus precharge signal dbeq must be enabled tm0 hours before the write driver enable signal bwen, so that the precharge pcg must be released, and tm0 + tbw hours must be enabled before the column select signal yi is enabled. It is enabled after a delay as small as t0 at the time of enabling the pulse signal yprep.
한편, 리드 명령 rd 시에는 데이타가 셀에서 출력된 후 데이타 버스에 전송된 미세한 전압량을 증폭하기 위하여 데이타버스 센스앰프에 인가되는데, 이 데이타버스 센스앰프를 인에이블시키기 위한 신호가 데이타버스 인에이블 신호 dbsastp이다.On the other hand, during the read command rd, data is output to the cell and then applied to the data bus sense amplifier to amplify the small amount of voltage transmitted to the data bus. A signal for enabling the data bus sense amplifier is a data bus enable. The signal is dbsastp.
이 데이타버스 인에이블 신호 dbsastp는 컬럼 선택신호 yi보다 tsa만큼 나중에 인에이블되기 때문에 데이타버스 프리차지 신호 dbeq도 상대적으로 tm1의 시간이후에 프리차지된다.Since the databus enable signal dbsastp is enabled tsa later than the column select signal yi, the databus precharge signal dbeq is also relatively precharged after the time of tm1.
결국, 데이타버스 프리차지 신호 dbeq는 라이트 명령 wt와 리드 명령 rd에 따라 모두 인에이블되어야 하므로 라이트시에는 인에이블 시간에 의해 리드 시에는 디스에이블 시간에 의해 컬럼 선택신호 yi의 펄스폭보다 더 커지게 된다.As a result, the databus precharge signal dbeq must be enabled according to both the write command wt and the read command rd, so that the enable time at the write time and the disable time at the read time result in a larger than the pulse width of the column select signal yi. do.
따라서, 반도체 메모리 소자의 고속동작시 데이타버스 프리차지 신호 dbeq가 로우인 구간 즉, 프리차지 및 등화 시간이 줄어들어 고속동작시 패일의 원인이 되는 문제점이 있다.Accordingly, the high-speed operation of the semiconductor memory device has a problem in which the data bus precharge signal dbeq is low, that is, the precharge and equalization time are reduced, causing a failure in the high-speed operation.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 라이트시와 리드시에 데이타 버스의 등화 및 프리차지의 인에이블과 디스에이블 시간을 각각 다르게 제어하여 반도체 메모리 소자의 고속동작시 데이타 버스의 등화 및 프리차지 시간의 마진이 줄어드는 것을 개선하도록 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and controls the equalization and precharge enable and disable times of the data bus at write and read time, respectively, so that the data bus can be operated at a high speed operation of the semiconductor memory device. The purpose is to improve the reduction in the margin of equalization and precharge time.
도 1은 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도.1 is a block diagram of a device for generating an equalization and precharge control signal for a conventional data bus.
도 2는 종래의 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 동작 타이밍도.2 is an operation timing diagram of an equalization and precharge control signal generator of a conventional data bus.
도 3은 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 구성도.3 is a block diagram of an equalization and precharge control signal generator of a data bus according to the present invention;
도 4는 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 동작 타이밍도.4 is an operation timing diagram of an equalization and precharge control signal generator of a data bus according to the present invention;
도 5는 본 발명에 따른 데이터 버스의 등화 및 프리차지 제어신호 발생 장치의 다른 실시예.5 is another embodiment of an equalization and precharge control signal generator of a data bus according to the present invention;
도 6은 본 발명의 또 다른 실시예.6 is another embodiment of the present invention.
〈 도면의 주요 부분에 대한 부호의 설명 〉<Description of the code | symbol about the principal part of drawing>
10 : 제 1펄스발생부 20 : 제 2펄스발생부10: first pulse generator 20: second pulse generator
30,70 : 버퍼부 40 : 라이트 딜레이부30,70: buffer unit 40: light delay unit
50 : 리드 딜레이부 60 : 논리연산부50: lead delay unit 60: logic operation unit
상기한 목적을 달성하기 위한 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치는, 라이트시 컬럼 선택신호의 펄스폭 정보를 가진 프리펄스신호를 제 1지연시간만큼 지연하고, 리드시 프리펄스신호를 제 1지연시간보다 더 큰 제 2지연시간 만큼 지연하여 제 1신호로 출력하는 제 1펄스 발생수단과, 라이트시 제 1신호를 제 3지연시간 만큼 지연하고, 리드시 제 1신호를 제 3지연시간보다 더 큰 제 4지연시간 만큼 지연하여 제 2신호로 출력하는 제 2펄스 발생수단 및 제 2신호를 버퍼링하여 데이타버스 프리차지 제어신호로 출력하는 버퍼부로 구성됨으로써, 제 1신호에 의해 데이타버스 프리차지 제어신호의 라이징시간을 제어하고, 제 2신호에 의해 데이타버스 프리차지 제어신호의 폴링시간을 제어하는 것을 특징으로 한다.The equalization and precharge control signal generator of the data bus of the present invention for achieving the above object delays a prepulse signal having pulse width information of a column selection signal at write time by a first delay time and prepulse at read time. A first pulse generating means for delaying the signal by a second delay time greater than the first delay time and outputting it as a first signal, delaying the first signal at the time of writing by a third delay time, and removing the first signal at the time of reading. And a second pulse generating means for delaying the fourth delay time larger than the three delay time and outputting the second signal, and a buffer portion for buffering the second signal and outputting the data bus precharge control signal. The rising time of the data bus precharge control signal is controlled, and the polling time of the data bus precharge control signal is controlled by the second signal.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
제 3도는 본 발명에 따른 데이타 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 구성도이다.3 is a block diagram of an apparatus for generating an equalization and precharge control signal for a data bus according to the present invention.
도 3은 데이타버스 프리차지 제어신호 dbeq의 타이밍을 제어하기 위한 회로로서, y프리펄스신호 yprep와 리드신호 rd의 입력여부에 따라 데이타버스 프리차지 제어신호 dbeq의 라이징 시간을 제어하는 제 1펄스 발생부(10)와, 제 1펄스 발생부(10)의 출력과 리드신호 rd의 입력여부에 따라 데이타버스 프리차지 제어신호 dbeq의 폴링시간을 제어하는 제 2펄스 발생부(20)로 구성되어, 라이트시에는 데이타버스 프리차지 제어신호 dbeq의 폴링시간을 빠르게 제어하고, 리드시에는 데이타버스 프리차지 제어신호 dbeq의 라이징 시간을 느리게 제어하게 된다.3 is a circuit for controlling the timing of the data bus precharge control signal dbeq, wherein a first pulse is generated to control the rising time of the data bus precharge control signal dbeq according to whether the y prepulse signal yprep and the read signal rd are input. And a second pulse generator 20 for controlling the polling time of the data bus precharge control signal dbeq according to the output of the first pulse generator 10 and the input of the read signal rd. At the time of writing, the polling time of the data bus precharge control signal dbeq is controlled quickly, and at the time of read, the rising time of the databus precharge control signal dbeq is controlled slowly.
상술된 제 1펄스 발생부(10)는 y프리펄스신호 yprep가 입력되는 낸드게이트 nd1 및 지연부 D1과, 지연부 D1의 지연신호가 입력되는 앤드게이트 ad1 및 지연부 D2와, 지연부 D2의 지연신호를 반전하여 낸드게이트 nd2로 출력하는 인버터 iv3와, 인버터 iv3의 반전신호와 리드 신호 rd를 입력받아 낸드연산하여 앤드게이트 ad1의 일단으로 출력하는 낸드게이트 nd2로 구성되며, 낸드게이트 nd1은 y프리펄스신호yprep와 앤드게이트 ad1의 출력을 낸드연산하여 그 출력을 제 2펄스발생부(20)로 출력한다.The above-described first pulse generator 10 includes the NAND gate nd1 and delay unit D1 to which the y prepulse signal yprep is input, the AND gate ad1 and delay unit D2 to which the delay signal of the delay unit D1 is input, and the delay unit D2. The inverter iv3 inverts the delay signal and outputs it to the NAND gate nd2, and the NAND gate nd2 receives the NAND operation of the inverted signal and the read signal rd of the inverter iv3 and outputs one end of the AND gate ad1. The NAND operation of the output of the prepulse signal yprep and the AND gate ad1 is output to the second pulse generator 20.
또한, 제 2펄스발생부(20)는 제 1펄스발생부(10)의 낸드게이트 nd1의 출력이 입력되는 낸드게이트 nd3 및 지연부 D3과, 지연부 D3의 지연신호가 입력되는 앤드게이트 ad2 및 지연부 D4와, 지연부 D4의 지연신호를 반전하여 낸드게이트 nd4로 출력하는 인버터 iv4와, 인버터 iv4의 반전신호와 리드 신호를 입력받아 낸드연산하여 앤드게이트 ad2의 일단으로 출력하는 낸드게이트 nd4로 구성되며, 낸드게이트 nd3은 제 1펄스발생부(10)의 낸드게이트 nd1의 출력과 앤드게이트 ad2의 출력을 낸드연산하여 그 출력을 버퍼부(30)로 출력한다.In addition, the second pulse generator 20 may include the NAND gate nd3 and the delay unit D3 to which the output of the NAND gate nd1 of the first pulse generator 10 is input, and the AND gate ad2 and the delay signal of the delay unit D3. Inverter iv4, which inverts the delay signal of delay unit D4, delay unit D4, and outputs to NAND gate nd4; The NAND gate nd3 performs a NAND operation on the output of the NAND gate nd1 and the output of the AND gate ad2 of the first pulse generator 10, and outputs the output to the buffer unit 30.
버퍼부(30)는 복수개의 비반전 인버터 iv5,iv6으로 구성되어 제 2펄스발생부(20)의 낸드게이트 nd3의 출력을 버퍼링하여 데이타버스 프리차지 신호 dbeq를 출력한다.The buffer unit 30 includes a plurality of non-inverting inverters iv5 and iv6 to buffer the output of the NAND gate nd3 of the second pulse generator 20 to output the data bus precharge signal dbeq.
이러한 구성을 갖는 본 발명의 제 1펄스발생부(10)는 y프리펄스신호 yprep에 따라 데이타 버스 프치차지 제어신호 dbeq의 라이징 시간의 지연을 제어하는 회로이다.The first pulse generator 10 of the present invention having such a configuration is a circuit for controlling the delay of the rising time of the data bus fetch control signal dbeq according to the y prepulse signal yprep.
먼저, y프리펄스신호 yprep가 하이로 천이하면 라이트시에는 리드신호 rd가 로우 상태에 있으므로 낸드게이트 nd1의 출력은 하이 상태이고, 낸드게이트 nd1은 지연부 D1의 지연시간 t0 이후 로우가 된다.First, when the y prepulse signal yprep transitions high, the read signal rd is low at the time of writing, so the output of the NAND gate nd1 is high, and the NAND gate nd1 is low after the delay time t0 of the delay unit D1.
그리고, 제 2펄스발생부(20)는 y프리펄스신호 yprep에 따라 데이타 버스 프치차지 제어신호 dbeq의 폴링시간의 지연을 제어하는 회로이다.The second pulse generator 20 is a circuit for controlling the delay of the polling time of the data bus fetch control signal dbeq according to the y prepulse signal yprep.
먼저, 제 1펄스발생부(10)로부터 로우의 신호가 입력되면 앤드게이트 ad2의 출력에 관계없이 낸드게이트 nd3을 통해 하이의 신호가 출력된다.First, when a low signal is input from the first pulse generator 10, a high signal is output through the NAND gate nd3 regardless of the output of the AND gate ad2.
이어서, 제 2펄스발생부(20)의 낸드게이트 nd3을 통해 하이의 신호가 버퍼부(30)에 입력되면 비반전 인버터 iv5,iv6을 통하여 t0 시간 이후에 하이의 신호가 출력된다.Subsequently, when a high signal is input to the buffer unit 30 through the NAND gate nd3 of the second pulse generator 20, a high signal is output after time t0 through the non-inverting inverters iv5 and iv6.
그리고, y프리펄스신호 yprep가 로우로 천이할 때는 제 1펄스발생부(10)에서 앤드게이트 ad1의 출력에 관계없이 지연부 D1,D2를 거치지 않고 낸드게이트 nd1의 출력이 하이가 된다.When the y prepulse signal yprep transitions low, the output of the NAND gate nd1 becomes high without passing through the delay units D1 and D2 regardless of the output of the AND gate ad1 in the first pulse generator 10.
이어서, 제 2펄스발생부(20)에 하이의 신호가 입력되면 리드 신호가 로우인 상태이므로 낸드게이트 nd2의 출력은 하이 상태가 되고, 낸드게이트 nd3의 출력은 지연부 D3의 지연시간 t2시간 이후 로우 상태가 된다.Subsequently, when a high signal is input to the second pulse generator 20, the read signal is low, so the output of the NAND gate nd2 becomes high, and the output of the NAND gate nd3 is after the delay time t2 hours of the delay unit D3. It goes low.
다음에, 제 2펄스발생부(20)의 낸드게이트 nd3에 의해 버퍼부(30)에 로우의 신호가 입력되면 비반전 인버터 iv5,iv6을 통해 최종적으로 로우의 신호가 출력된다.Next, when the low signal is input to the buffer unit 30 by the NAND gate nd3 of the second pulse generator 20, the low signal is finally output through the non-inverting inverters iv5 and iv6.
따라서, 제 4도에서와 같이 라이트시에는 데이타버스 프리차지 신호 dbeq의 지연시간은 라이징시 t0, 폴링시 t2가 된다.Therefore, as shown in FIG. 4, when writing, the delay time of the data bus precharge signal dbeq becomes t0 at rising and t2 at polling.
한편, 리드시에는 제 1펄스발생부(10)에 입력되는 y프리펄스신호 yprep가 하이로 천이하면, 리드신호 rd가 하이 상태에 있으므로 제 1펄스발생부(10)의 앤드게이트 ad1의 출력은 y프리펄스신호 yprep의 라이징 이후 지연부 D1,D2의 지연시간 t0+t1 이후에 하이 상태가 된다.On the other hand, if the y pre-pulse signal yprep input to the first pulse generator 10 transitions high during read, the output of the AND gate ad1 of the first pulse generator 10 will be reduced since the read signal rd is in a high state. After rising of the y pre-pulse signal yprep, the state becomes high after the delay time t0 + t1 of the delay units D1 and D2.
이어서, 제 1펄스발생부(10)의 낸드게이트 nd1은 t0+t1의 시간 이후에 로우의 신호를 제 2펄스발생부(20)에 출력한다.Subsequently, the NAND gate nd1 of the first pulse generator 10 outputs a low signal to the second pulse generator 20 after a time t0 + t1.
제 2펄스발생부(20)는 제 1펄스발생부(10)의 낸드게이트 nd1로부터 인가되는 로우의 신호에 따라 앤드게이트 ad2의 출력에 관계없이 낸드게이트 nd3을 통하여 t0+t1의 시간 이후에 하이의 신호를 출력한다.The second pulse generator 20 is high after the time t0 + t1 through the NAND gate nd3 regardless of the output of the AND gate ad2 according to the low signal applied from the NAND gate nd1 of the first pulse generator 10. Outputs the signal of.
하이의 신호를 입력받은 버퍼(30)는 비반전 인버터 iv5,iv6을 통하여 데이타버스 프리차지 신호 dbeq를 하이로 출력한다.The buffer 30 receiving the high signal outputs the data bus precharge signal dbeq high through the non-inverting inverters iv5 and iv6.
반대로, y프리펄스신호 yprep가 로우로 천이할 때는 제 1펄스발생부(10)의 앤드게이트 ad1의 출력에 관계없이 지연부 D1,D2를 거치지 않고 낸드게이트 nd1의 출력은 하이가 된다.On the contrary, when the y prepulse signal yprep transitions low, the output of the NAND gate nd1 becomes high without passing through the delay units D1 and D2 regardless of the output of the AND gate ad1 of the first pulse generator 10.
이어서, 제 2펄스발생부(20)에 하이의 신호가 입력되고, 리드신호 rd가 하이의 상태에 있으므로 제 2펄스발생부(20)의 앤드게이트 ad2의 출력은 y프리펄스신호 yprep의 폴링 후 지연부 D3,D4의 지연시간 t2+t3의 이후에 하이의 상태가 되므로, 낸드게이트 nd3은 t2+t3의 시간 후에 로우가 된다.Subsequently, a high signal is input to the second pulse generator 20 and the read signal rd is in a high state, so that the output of the AND gate ad2 of the second pulse generator 20 is polled after the y prepulse signal yprep. The NAND gate nd3 becomes low after the time t2 + t3 because the state becomes high after the delay time t2 + t3 of the delay units D3 and D4.
버퍼부(30)의 출력은 비반전 인버터 iv5,iv6을 통해 최종 로우의 신호가 출력된다.The output of the buffer unit 30 outputs the last low signal through the non-inverting inverters iv5 and iv6.
따라서, 리드시에는 데이타버스 프리차지 신호 dbeq의 지연시간은 라이징시 to+t1, 폴링시 t2+t3이 된다.Therefore, the delay time of the data bus precharge signal dbeq at the read time becomes to + t1 at the rising time and t2 + t3 at the polling time.
한편, 이러한 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치에 관한 동작과정을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.On the other hand, the operation of the equalization and precharge control signal generator of the data bus of the present invention will be described with reference to the timing diagram of FIG.
도 4를 보면, 본 발명은 라이트와 리드시의 명령을 구분하는 플래그 신호를 이용하여 라이트 명령 wt 시에는 데이타버스 프리차지 신호 dbeq의 인에이블 시점을 빠르게 제어하고, 디스에이블 시점은 컬럼 선택신호 yi의 디스에이블 이후 최소 시간 안에 디스에이블 되도록 빠르게 제어한다.Referring to FIG. 4, the present invention quickly controls an enable time of the data bus precharge signal dbeq at the time of a write command wt using a flag signal that distinguishes a command between write and read, and disables the column selection signal yi. Quickly control to disable within minimum time after disable.
또한, 리드 명령 rd 시에는 데이타버스 프리차지 신호 dbeq의 인에이블 시점은 컬럼 선택신호 yi의 인에이블 시간 전에 인에이블되도록 최소 시간으로 제어하고, 디스에이블 시점은 데이타버스 인에이블 신호 dbsastp의 디스에이블 이후 최소 시간 안에 디스에이블 되도록 제어한다.In addition, during the read command rd, the enable time of the data bus precharge signal dbeq is controlled to a minimum time to be enabled before the enable time of the column select signal yi, and the disable time is after the disable of the data bus enable signal dbsastp. Control to disable in minimum time.
따라서, 본 발명은 라이트시와 리드시에 데이타버스 프리차지 신호 dbeq의 인에이블 시점 및 디스에이블 시점을 각각 다르게 제어하여 고속동작시 등화 eq 및 프리차지 pcg 시간의 마진을 더 확보할 수 있게 된다.Therefore, according to the present invention, the enable time and the disable time of the data bus precharge signal dbeq are controlled differently at the time of writing and reading, thereby further securing the equalization eq and the precharge pcg time margin at high speed operation.
결국, 데이타버스 프리차지 신호 dbeq는 라이트와 리드 명령시에 각각 인에이블 시간과 펄스폭에 차이가 있게 된다.As a result, the databus precharge signal dbeq differs in the enable time and the pulse width, respectively, during the write and read commands.
제 4도에서의 파형에서 보는 것과 같이 라이트 및 리드의 연속 동작에서 점선으로 표시된 종래 기술의 등화 시간보다 실선으로 표시된 본 발명의 등화 시간이 상대적으로 더 많이 확보됨을 알 수 있다.As can be seen from the waveform in FIG. 4, it can be seen that in the continuous operation of the light and the read, the equalization time of the present invention represented by the solid line is relatively more secured than the prior art equalization time indicated by the dotted line.
한편, 도 5는 본 발명의 다른 실시예를 보여준다.On the other hand, Figure 5 shows another embodiment of the present invention.
도 5를 보면, 본 발명의 도 3의 구성에서 제 1펄스발생부(10) 및 제 2펄스발생부(20)의 리드신호 rd 입력부에 각각 지연부 D7,D10을 추가로 구비하게 된다.Referring to FIG. 5, in the configuration of FIG. 3 of the present invention, delay units D7 and D10 may be further provided in the read signal rd input units of the first pulse generator 10 and the second pulse generator 20.
지연부 D7,D10은 리드신호 rd가 인가될 때 y프리펄스신호 yprep를 지연시키는 회로의 타이밍을 제어할 수 있게 된다.The delay units D7 and D10 can control the timing of the circuit for delaying the y prepulse signal yprep when the read signal rd is applied.
한편, 도 6은 본 발명은 또 다른 실시예를 보여준다.On the other hand, Figure 6 shows another embodiment of the present invention.
도 6을 보면, 도 6의 장치는 라이트 딜레이부(40)와 리드 딜레이부(50)를 각각 별도로 구성하고, y프리펄스신호 yprep와 리드신호 rd를 각각 입력받는다.Referring to FIG. 6, the apparatus of FIG. 6 separately configures the write delay unit 40 and the read delay unit 50, and receives the y prepulse signal yprep and the read signal rd, respectively.
그리고, 라이트/리드 플래그 신호의 제어에 따라 두 딜레이부(40,50)의 출력을 오아게이트(60)를 통하여 논리연산하고, 비반전 인버터 iv7,iv8로 구성된 버퍼부(70)를 통해 데이타버스 프리차지 신호 dbeq를 출력한다.Under the control of the write / lead flag signal, the outputs of the two delay units 40 and 50 are logically operated through the oragate 60, and the data bus is formed through the buffer unit 70 formed of the non-inverting inverters iv7 and iv8. Output the precharge signal dbeq.
즉, 라이트 명령시에 동작하는 라이트 딜레이부(40)는 라이트시 라이트 딜레이 장치를 통하여 지연시간을 결정하는데, 이때 리드 딜레이부(50)는 디스에이블된다.That is, the write delay unit 40 operating at the time of the write command determines the delay time through the write delay device at the time of writing. At this time, the read delay unit 50 is disabled.
반대로, 리드 명령시에는 리드 딜레이부(50)를 통하여 지연시간이 결정되고, 오아게이트(60)를 통해 각각의 딜레이부(40,50)를 통해 출력된 두 신호를 서로 논리연산을 하면 라이트 및 리드시에 데이타버스 프리차지 신호 dbeq를 서로 다르게 제어할 수 있다.On the contrary, when the read command is performed, the delay time is determined through the read delay unit 50, and when the two signals output through the delay units 40 and 50 through the oragate 60 are logically operated together, the write and The databus precharge signal dbeq can be controlled differently at read time.
이상에서 설명한 바와 같이, 본 발명의 데이타 버스의 등화 및 프리차지 제어신호 발생 장치는 고속동작시 패일의 문제를 개선하여 고속 동작의 주파수 범위를 증대시키며 등화 및 프리차지 트랜지스터의 크기를 줄일 수 있어 레이아웃 사이즈를 줄일 수 있는 장점이 있다.As described above, the data bus equalization and precharge control signal generator of the present invention improves the frequency problem of high speed operation by reducing the problem of failing during high speed operation, and reduces the size of the equalization and precharge transistors. There is an advantage that the size can be reduced.
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0039000A KR100403315B1 (en) | 2001-06-30 | 2001-06-30 | Equalization and precharge control signal generating device of data bus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0039000A KR100403315B1 (en) | 2001-06-30 | 2001-06-30 | Equalization and precharge control signal generating device of data bus |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030002236A true KR20030002236A (en) | 2003-01-08 |
KR100403315B1 KR100403315B1 (en) | 2003-10-30 |
Family
ID=27712867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0039000A KR100403315B1 (en) | 2001-06-30 | 2001-06-30 | Equalization and precharge control signal generating device of data bus |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100403315B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9064555B2 (en) | 2012-11-26 | 2015-06-23 | Oracle International Corporation | Secondary bit line equalizer |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100849772B1 (en) | 2008-04-28 | 2008-07-31 | 주식회사 하이닉스반도체 | Semiconductor memory device |
KR101741326B1 (en) | 2015-08-20 | 2017-05-30 | 황만석 | Electric toothbrush |
KR101815541B1 (en) | 2015-08-20 | 2018-01-08 | 황만석 | Electric toothbrush |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970029803A (en) * | 1995-11-03 | 1997-06-26 | 김광호 | Precharge Circuit of Semiconductor Memory Device |
JP3720934B2 (en) * | 1996-12-17 | 2005-11-30 | 富士通株式会社 | Semiconductor memory device and data read / write method |
KR100224691B1 (en) * | 1997-02-05 | 1999-10-15 | 윤종용 | Row precharge delay circuit in semiconductor device |
-
2001
- 2001-06-30 KR KR10-2001-0039000A patent/KR100403315B1/en not_active IP Right Cessation
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---|---|---|---|---|
US9064555B2 (en) | 2012-11-26 | 2015-06-23 | Oracle International Corporation | Secondary bit line equalizer |
Also Published As
Publication number | Publication date |
---|---|
KR100403315B1 (en) | 2003-10-30 |
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