KR200289793Y1

KR200289793Y1 - Frequency multiplication circuit

Info

Publication number: KR200289793Y1
Application number: KR2019970035633U
Authority: KR
Inventors: 신동현
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 2002-11-23
Also published as: KR19990023274U

Abstract

본 고안은 주파수 체배회로에 관한 것으로, 종래에는 고속동작이 요구되는 반도체칩에 적용되는 주파수를 구현하기 위해서는 상기와 같은 회로를 다수개 반복하여 사용해야 함으로써, 제조비용이 증가하고, 회로가 복잡해지는 문제점이 있었다. 이와같은 문제점을 감안한 본 고안은 제1클럭신호를 입력받아 서로다른 지연시간으로 지연하여 N-1개의 클럭신호를 생성하는 N-1개의 지연부와; 상기 제1클럭신호와 N-1개의 지연부를 통해 소정시간씩 지연된 N-1개의 클럭신호를 입력받아 상승에지와 하강에지를 검출하여 펄스를 출력하는 N개의 에지검출부와; 상기 N개의 에지검출부중에서 짝수번째 에지검출부의 출력을 입력받아 오아조합하는 제1오아게이트 및 홀수번째 에지검출부의 출력을 입력받아 오아조합하는 제2오아게이트와; 상기 제1오아게이트의 출력을 셋트단자에 입력받고, 상기 제2오아게이트의 출력을 리셋트단자에 입력받아 제1클럭신호의 체배된 신호를 출력단으로부터 출력하는 알에스래치부로 구성되는 주파수 체배회로를 통해 입력되는 클럭신호를 100MHz까지 체배할 수 있어 고속동작이 요구되는 반도체칩에 적용할 수 있는 효과와; 래치를 이용하므로, 글리치와 같은 잡음을 방지하여 안정적으로 클럭신호를 체배할 수 있는 효과와; 지연부의 지연시간을 조절함으로써, 체배되는 클럭신호의 하이구간과 로우구간을 조절하여 원하는 클럭신호를 용이하게 구현할 수 있는 효과가 있다.The present invention relates to a frequency multiplier circuit, and in order to implement a frequency applied to a semiconductor chip that requires a high speed operation, a plurality of circuits described above must be repeatedly used, thereby increasing manufacturing costs and complicating the circuit. There was a problem. In consideration of such a problem, the present invention provides an N-1 delay unit for generating N-1 clock signals by receiving a first clock signal and delaying them with different delay times; N edge detectors for receiving the N-1 clock signals delayed by a predetermined time through the first clock signal and the N-1 delay units to detect a rising edge and a falling edge to output a pulse; A first oragate configured to receive an output of an even-numbered edge detector from among the N edge detectors and a second oracle to receive and output the odd-numbered edge detector; A frequency multiplier circuit comprising an latch unit which receives an output of the first ora gate to a set terminal and an output of the second ora gate to a reset terminal and outputs a multiplied signal of a first clock signal from an output terminal. It is possible to multiply the clock signal input through the furnace up to 100MHz and can be applied to a semiconductor chip that requires high-speed operation; Since the latch is used, it is possible to stably multiply the clock signal by preventing noise such as glitch; By adjusting the delay time of the delay unit, it is possible to easily implement the desired clock signal by adjusting the high and low sections of the multiplied clock signal.

Description

Frequency multiplication circuit

본 고안은 주파수 체배회로에 관한 것으로, 특히 글리치(glitch)로 인한 잡음을 제거하여 안정적인 체배를 통해 고속동작이 요구되는 반도체칩에 적용하기에 적당하도록 한 주파수 체배회로에 관한 것이다.The present invention relates to a frequency multiplier circuit, and more particularly, to a frequency multiplier circuit suitable for application to a semiconductor chip requiring high-speed operation through stable multiplication by removing noise due to glitch.

종래의 주파수 체배회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the conventional frequency multiplier circuit with reference to the accompanying drawings as follows.

도1은 종래의 주파수체배회로를 보인 블록구성도로서, 이에 도시한 바와같이 일측에 클럭신호(CLK-IN)를 입력받고, 지연부(1)에서 소정시간 지연된 상기 클럭신호(CLK)를 타측에 입력받아 배타적오아조합함으로써, 상기 클럭신호(CLK)를 체배한 출력신호(CLK-OUT)를 출력하는 배타적오아게이트(XOR)로 구성된다. 이하, 종래 주파수 체배회로의 동작을 입출력파형도인 도2를 참조하여 설명한다.1 is a block diagram showing a conventional frequency multiplication circuit. As shown in FIG. 1, a clock signal CLK-IN is input to one side, and the clock signal CLK delayed by a predetermined time by the delay unit 1 is shown. An exclusive oar gate XOR for outputting the output signal CLK-OUT multiplied by the clock signal CLK by being inputted to the other side and combined with the exclusive oar. Hereinafter, the operation of the conventional frequency multiplication circuit will be described with reference to FIG.

클럭신호(CLK-IN)가 도2a에 도시한 바와같이 배타적오아게이트(XOR)의 일측에 입력됨과 아울러 클럭신호(CLK-IN)가 지연부(1)를 통해 지연되어 도2b에 도시한 바와같이 배타적오아게이트(XOR)의 타측에 입력되어 배타적오아조합되므로, 배타적오아게이트(XOR)의 출력신호(CLK-OUT)는 도2c에 도시한 바와같이 2배로 체배되어 출력된다.As shown in FIG. 2B, the clock signal CLK-IN is input to one side of the exclusive orifice XOR as shown in FIG. 2A, and the clock signal CLK-IN is delayed through the delay unit 1. As described above, since it is input to the other side of the exclusive ogate XOR and the exclusive oar combination, the output signal CLK-OUT of the exclusive ogate XOR is doubled and output as shown in FIG. 2C.

그러나, 상기한 바와같은 종래의 주파수 체배회로는 고속동작이 요구되는 반도체칩에 적용되는 주파수를 구현하기 위해서는 상기와 같은 회로를 다수개 반복하여 사용해야 함으로써, 제조비용이 증가하고, 회로가 복잡해지는 문제점이 있었다.However, in the conventional frequency multiplication circuit as described above, in order to implement a frequency applied to a semiconductor chip requiring high-speed operation, a plurality of such circuits must be repeatedly used, thereby increasing manufacturing cost and complicating the circuit. There was a problem.

이와같은 문제점을 감안한 본 고안은 간단한 회로를 통해 입력되는 클럭을 고속동작이 요구되는 반도체칩에 적용되도록 체배할 수 있는 주파수 체배회로를 제공하는데 그 목적이 있다.In view of the above problems, the present invention aims to provide a frequency multiplication circuit that can multiply a clock input through a simple circuit to be applied to a semiconductor chip requiring high speed operation.

도1은 종래의 주파수체배회로를 보인 블록구성도.1 is a block diagram showing a conventional frequency multiplication circuit.

도2는 도1에 있어서, 입출력파형도.2 is an input / output waveform diagram of FIG. 1;

도3은 본 고안의 일 실시예를 보인 블록구성도.Figure 3 is a block diagram showing an embodiment of the present invention.

도4는 도3에 있어서, 각 부의 입출력파형도.4 is an input / output waveform diagram of each part in FIG. 3;

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

11∼13:지연부 14∼17:에지검출부11-13: delay part 14-17: edge detection part

18:알에스래치부 CLK-IN,CLK-OUT:클럭신호18: Latch latch CLK-IN, CLK-OUT: Clock signal

RST:구동신호 OR1,OR2:오아게이트RST: Drive signal OR1, OR2: Oagate

상기한 바와같은 본 고안의 목적은 제1클럭신호를 입력받아 서로다른 지연시간으로 지연하여 N-1개의 클럭신호를 생성하는 N-1개의 지연부와; 상기 제1클럭신호와 N-1개의 지연부를 통해 소정시간씩 지연된 N-1개의 클럭신호를 입력받아 상승에지와 하강에지를 검출하여 펄스를 출력하는 N개의 에지검출부와; 상기 N개의 에지검출부중에서 짝수번째 에지검출부의 출력을 입력받아 오아조합하는 제1오아게이트 및 홀수번째 에지검출부의 출력을 입력받아 오아조합하는 제2오아게이트와; 상기 제1오아게이트의 출력을 셋트단자에 입력받고, 상기 제2오아게이트의 출력을 리셋트단자에 입력받아 제1클럭신호의 체배된 신호를 출력단으로부터 출력하는 알에스래치부로 구성함으로써 달성되는 것으로, 본 고안에 의한 주파수 체배회로를 일 실시예로 클럭신호를 4체배하는 체배회로의 블록구성도인 도3을 참조하여 상세히 설명하면 다음과 같다.As described above, an object of the present invention includes: N-1 delay units for receiving N1 clock signals by receiving a first clock signal and delaying them with different delay times; N edge detectors for receiving the N-1 clock signals delayed by a predetermined time through the first clock signal and the N-1 delay units to detect a rising edge and a falling edge to output a pulse; A first oragate configured to receive an output of an even-numbered edge detector from among the N edge detectors and a second oracle to receive and output the odd-numbered edge detector; The first or second gate is inputted to the set terminal, and the output of the second or gate is reset to the reset terminal, and the multiplied signal of the first clock signal is outputted from the output terminal. Referring to FIG. 3, which is a block diagram of a multiplication circuit for multiplying a clock signal by four, the frequency multiplication circuit according to the present invention will be described in detail as follows.

도3는 본 고안의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 클럭신호(CLK-IN)를 각기 , , 만큼 지연하는 지연부(11,12,13)와; 구동신호(RST)를 각각 입력받아 구동되며, 상기 클럭신호(CLK-IN)와 지연부(11,12,13)의 출력을 각각 입력받아 그 클럭신호(CLK-IN) 및 지연부(11,12,13) 출력신호의 상승에지와 하강에지를 각기 검출하여 4.1ns의 펄스를 출력하는 에지검출부(14,15,16,17)와; 그 에지검출부(14,16)의 펄스를 입력받아 오아조합하는 오아게이트(OR1) 및 에지검출부(15,17)의 펄스를 입력받아 오아조합하는 오아게이트(OR2)와; 그 오아게이트(OR1)의 출력을 셋트단자(S)에 입력받고, 오아게이트(OR2)의 출력을 리셋트단자(R)에 입력받아 출력단(Q)을 통해 체배된 클럭신호(CLK-OUT)를 출력하는 알에스래치부(18)로 구성된다. 이하, 상기한 바와같은 본 고안의 실시예에 대한 동작을 입출력파형도인 도4를 참조하여 설명한다.Figure 3 is a block diagram showing an embodiment of the present invention, as shown in the clock signal (CLK-IN), respectively , , Delay units (11, 12, 13) for delaying by; The driving signal RST is input and driven, respectively, and the clock signal CLK-IN and the outputs of the delay units 11, 12, and 13 are respectively received, and the clock signal CLK-IN and the delay unit 11, respectively. 12, 13) edge detectors 14, 15, 16, and 17 for detecting a rising edge and a falling edge of an output signal, respectively, and outputting a pulse of 4.1 ns; An orifice OR1 for receiving the pulses of the edge detectors 14 and 16 and combining the pulses of the edge detectors 15 and 17; The clock signal CLK-OUT multiplied through the output terminal Q by receiving the output of the oragate OR1 to the set terminal S, and the output of the oragate OR2 to the reset terminal R. It is composed of an egg latch unit 18 for outputting. Hereinafter, the operation of the embodiment of the present invention as described above will be described with reference to FIG.

먼저, 도4a에 도시한 바와같이 클럭신호(CLK-IN)가 인가되면 이 클럭신호(CLK-IN)는 도4b,도4c,도4d에 도시한 바와같이 지연부(11,12,13)를 통해 각기 , , 만큼 지연된다.First, when the clock signal CLK-IN is applied as shown in FIG. 4A, the clock signals CLK-IN are delayed units 11, 12, and 13 as shown in FIGS. 4B, 4C, and 4D. Through each , , Delayed by.

그리고, 도4e에 도시한 구동신호(RST)가 입력되어 구동되는 에지검출부(14,15,16,17)가 각각 도4a 내지 도4d에 도시한 파형에서 상승에지와 하강에지를 각기 검출하여 도4f,도4g,도4h,도4i에 도시한 바와같이 4.1ns의 펄스를 각각 출력한다.The edge detectors 14, 15, 16, and 17 driven by driving the drive signal RST shown in FIG. 4E are respectively detected by the rising and falling edges, respectively, in the waveforms shown in FIGS. As shown in Fig. 4F, Fig. 4G, Fig. 4H, and Fig. 4I, pulses of 4.1 ns are output, respectively.

이때, 도4f 및 도4h에 도시한 에지검출부(14,16)의 출력은 오아게이트(OR1)를 통해 오아조합되므로, 오아게이트(OR1)의 출력파형은 도4j에 도시한 바와같으며, 도4g 및 도4i에 도시한 에지검출부(15,17)의 출력은 오아게이트(OR2)를 통해 오아조합되므로, 오아게이트(OR2)의 출력파형은 도4k에 도시한 바와같다.At this time, since the outputs of the edge detectors 14 and 16 shown in FIGS. 4F and 4H are orally combined through the oragate OR1, the output waveform of the oragate OR1 is as shown in FIG. 4J. Since the outputs of the edge detectors 15 and 17 shown in FIGS. 4G and 4I are orally combined through the oragate OR2, the output waveform of the oragate OR2 is as shown in FIG. 4K.

이와같은 오아게이트(OR1,OR2)의 출력파형은 알에스래치부(18)의 셋트단자(S)와 리셋트단자(R)에 각기 입력되므로, 그 알에스래치부(18)의 출력단(Q)으로부터 출력되는 클럭신호(CLK-OUT)의 파형은 도4l에 도시한 바와같다.Such output waveforms of the OR gates OR1 and OR2 are respectively input to the set terminal S and the reset terminal R of the egg latch unit 18, so that the output terminal Q of the egg latch unit 18 is output. The waveform of the clock signal CLK-OUT outputted from ") is as shown in Fig. 4L.

상기한 바와같은 본 고안에 의한 주파수 체배회로는 간단한 회로를 통해 입력되는 클럭신호를 100MHz까지 체배할 수 있어 고속동작이 요구되는 반도체칩에 적용할 수 있는 효과와; 래치를 이용하므로, 글리치와 같은 잡음을 방지하여 안정적으로 클럭신호를 체배할 수 있는 효과와; 지연부의 지연시간을 조절함으로써, 체배되는 클럭신호의 하이구간과 로우구간을 조절하여 원하는 클럭신호를 용이하게 구현할 수 있는 효과가 있다.Frequency multiplication circuit according to the present invention as described above can multiply the clock signal input through a simple circuit up to 100MHz effect that can be applied to a semiconductor chip that requires high-speed operation; Since the latch is used, it is possible to stably multiply the clock signal by preventing noise such as glitch; By adjusting the delay time of the delay unit, it is possible to easily implement the desired clock signal by adjusting the high and low sections of the multiplied clock signal.

Claims

N-1 delay units for receiving the first clock signal and delaying the signals with different delay times to generate N-1 clock signals; N edge detectors for receiving the N-1 clock signals delayed by a predetermined time through the first clock signal and the N-1 delay units to detect a rising edge and a falling edge to output a pulse; A first oragate configured to receive an output of an even-numbered edge detector from among the N edge detectors and a second oracle to receive and output the odd-numbered edge detector; And an RS latch unit configured to receive the output of the first or gate and the set terminal, and to output the multiplied signal of the first clock signal from the output terminal. Frequency multiplication circuit. N is a natural number larger than 2.