KR200247759Y1 - Automatic gain control circuit - Google Patents
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Abstract
본 고안은 자동 이득 제어 회로에 대하여 개시된다. 자동 이득 제어 회로는 제1 커패시터, AGC 증폭부, AGC 제어부, 클럭 발생부, 그리고 스위치를 포함한다. AGC 증폭부는 제1 커패시터의 전압에 의해 입력 전압을 소정의 이득(gm)배로 증폭시켜 출력전압으로 발생시킨다. AGC 제어부는 AGC 증폭부의 이득을 제어하기 위해 제1 커패시터로의 차아지 전류와 디스차아지 전류를 공급하여 제1 커패시터의 전압을 조절한다. 클럭 발생부는 일정 전류 레벨로 차아징되는 제2 커패시터의 전압레벨에 의해 소정의 전압레벨이 제1 노드에 걸리고, 제1 노드의 전압레벨과 제1 및 제2 바이어스 전압과의 전압차이에 의해 소정의 스위치 제어 클럭 신호를 발생시킨다. 스위치는 스위치 제어 클럭 신호에 응답하여 차아지 전류와 디스차아지 전류를 조절한다. 따라서, 본 고안의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터의 전압 레벨을 조절하여 제1 커패시터의 커패시턴스를 줄일 수 있기 때문에 자동 이득 제어 회로 내에 제1 커패시터를 내장할 수 있다.The present invention is disclosed with respect to an automatic gain control circuit. The automatic gain control circuit includes a first capacitor, an AGC amplifier, an AGC controller, a clock generator, and a switch. The AGC amplifier amplifies the input voltage by a predetermined gain (gm) by the voltage of the first capacitor to generate the output voltage. The AGC controller adjusts the voltage of the first capacitor by supplying a charge current and a discharge current to the first capacitor to control the gain of the AGC amplifier. The clock generation unit may apply a predetermined voltage level to the first node by a voltage level of the second capacitor charged to a constant current level, and may be predetermined by a voltage difference between the voltage level of the first node and the first and second bias voltages. Generates a switch control clock signal. The switch regulates the charge current and the discharge current in response to the switch control clock signal. Therefore, according to the automatic gain control circuit of the present invention, since the capacitance of the first capacitor can be reduced by adjusting the voltage level of the first capacitor according to the switch control clock signal, the first capacitor can be embedded in the automatic gain control circuit. .
Description
본 고안은 반도체 집적회로에 관한 것으로서, 특히 자동 이득 제어 회로에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to an automatic gain control circuit.
자동 이득 제어 회로는 입력 전압에 대한 출력 전압의 비로 나타내는 전압이득을 조절하는 회로이다. 전압이득을 조절하기 위한 방법은 계략적으로 자동 이득조절 회로 내에 흐르는 전류에 의해 커패시터가 충전 또는 방전됨으로써 발생하는 출력 전압을 이용하는 것이다. 여기에서 커패시터의 용량 크기는 집적 회로 내에 내장할 수 있느냐의 중요한 문제가 되기도 한다.The automatic gain control circuit is a circuit for adjusting the voltage gain represented by the ratio of the output voltage to the input voltage. A method for adjusting the voltage gain is to use the output voltage generated by charging or discharging the capacitor by the current flowing in the automatic gain control circuit. Here, the capacitance of the capacitor is also an important question of whether it can be embedded in an integrated circuit.
도 1은 종래의 자동 이득 제어 회로(Automatic Gain Control circuit)(100)를 나타내는 도면이다. 이를 참조하면, 자동 이득 제어 회로(100)는 자동 이득 조절 제어부(이하 'AGC 제어부'라 칭한다)(110)와 자동 이득 조절 증폭부(이하 'AGC 증폭부'라고 칭한다)(120), 그리고 제1 커패시터(C10)를 포함한다. 자동 이득 조절 회로(100)의 출력은 AGC 증폭부(120)의 출력전압(VO)인 -gmViR1으로 나타나는 데, 비교기(122)의 이득(gm)과 출력저항(R1)에 의해 결정된다. 여기에서, 출력저항(R1)은 고정된 값이므로 자동 이득 제어 회로(100)의 출력(Vo)은 비교기(122)의 이득(gm)에 의해서만 조절된다.1 is a diagram illustrating a conventional automatic gain control circuit 100. Referring to this, the automatic gain control circuit 100 includes an automatic gain control control unit (hereinafter referred to as an 'AGC control unit') 110 and an automatic gain control amplifier unit (hereinafter referred to as an 'AGC amplification unit') 120. 1 capacitor C 10 . A gain (gm) and the output resistance (R 1) of the automatic gain control circuit 100 outputs to the comparator 122 shown in -gmV i R 1 The output voltage (V O) of the AGC amplifier section 120 of the Is determined by Here, since the output resistance R 1 is a fixed value, the output Vo of the automatic gain control circuit 100 is adjusted only by the gain gm of the comparator 122.
비교기(122)의 이득(gm)은 QN91트랜지스터의 콜렉터 전류(IC)에 의하여 결정된다. QN91트랜지스터의 콜렉터 전류(IC)가 결정되는 동작을 살펴보면, 제1 커패시터(C10) 전압에 의해 QP101, QP100, QN96트랜지스터들이 도통되면서 저항(R99)에 전압이 걸리게 되는 데, 이 전압에 의해 QN95, QN94트랜지스터로 전류가 흐르게 된다. QN94트랜지스터로 흐르는 전류는 QN91트랜지스터의 베이스 전류(Ib)를 조절하여 QN91트랜지스터의 콜렉터 전류(IC)를 결정하게 된다.The gain gm of the comparator 122 is determined by the collector current I C of the QN 91 transistor. Referring to an operation in which the collector current I C of the QN 91 transistor is determined, the transistors QP 101 , QP 100 , and QN 96 are energized by the voltage of the first capacitor C 10 to apply a voltage to the resistor R 99 . This voltage causes current to flow through the QN 95 and QN 94 transistors. Current flowing to the transistor QN 94 controls the base current (I b) of the transistor QN 91 is determined by a collector current (I C) of the transistor QN 91.
한편, AGC 제어부(120)의 비교기(112)는 출력 전압(Vo)과 기준 전압(Vref)을 비교하게 된다. 출력 전압(VO)이 기준 전압(Vref) 보다 높을 경우에는 제2 커패시터(C23)를 방전시키고 낮을 경우에는 제2 커패시터(C23)를 충전시킨다. 제2 커패시터(C23)의 충전에 따라 QN18트랜지스터 전류에 의해 제1 커패시터(C10)가 방전되고, 제2 커패시터(C23)의 방전에 따라 QP26트랜지스터 전류에 의해 제1 커패시터(C10)가 충전된다. 따라서, 커패시터(C23)의 충/방전 시정수는 보통 수백 ㎳ 정도가 된다. 제1 커패시터(C10)에 충/방전되는 전하량은 제1 커패시터(C10)의 충/방전 전류와 커패시터(C23)의 충/반전 시정수에 의해 결정되거나 커패시터(C10)의 커패시턴스와 AGC 제어부(110)의 출력 전압(Vcon)에 의해 결정된다.On the other hand, the comparator 112 of the AGC controller 120 compares the output voltage (V o ) and the reference voltage (Vref). When the output voltage V O is higher than the reference voltage Vref, the second capacitor C 23 is discharged, and when the output voltage V O is low, the second capacitor C 23 is charged. The first capacitor C 10 is discharged by the QN 18 transistor current according to the charging of the second capacitor C 23 , and the first capacitor C is discharged by the QP 26 transistor current according to the discharge of the second capacitor C 23 . 10 ) is charged. Therefore, the charge / discharge time constant of the capacitor C 23 is usually about several hundred microseconds. A first capacitor the amount of charge (C 10) charge / discharge in the capacitance of the first capacitor (C 10) charge / discharge current and the capacitor (C 23) determined by the charge / number of inversion time constant or capacitor (C 10) of the It is determined by the output voltage Vcon of the AGC controller 110.
이를 수식으로 나타내면,If this is expressed as a formula,
이 된다. 여기에서, 실제적으로 I=100㎁, T=200㎳, Vcon=2V 인 경우에 C10의 커패시턴스는 10㎋ 정도가 되는 데, 이는 집적회로 내에 구현하기에 상당히 큰 값이다.Becomes Here, in the case of actually I = 100 [mu] s, T = 200 [mu] s and Vcon = 2V, the capacitance of C 10 is about 10 [ mu] s, which is a very large value to be implemented in an integrated circuit.
그러므로, C10커패시터를 집적회로 내에 구현할 수 있는 작은 용량 예컨대, 수백 ㎊ 정도의 커패시턴스가 요구된다.Therefore, a small capacity capable of implementing a C 10 capacitor in an integrated circuit is required, for example, a few hundreds of capacitance.
본 고안의 목적은 작은 용량의 커패시터를 내장할 수 있는 자동 이득 제어 회로를 제공하는 것이다.An object of the present invention is to provide an automatic gain control circuit capable of embedding a small capacitor.
본 고안의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to better understand the drawings used in the detailed description of the present invention, a brief description of each drawing is provided.
도 1은 종래의 자동 이득 제어 회로를 나타내는 도면이다.1 is a view showing a conventional automatic gain control circuit.
도 2는 본 고안의 일실시예에 따른 자동 이득 제어 회로를 나타내는 도면이다.2 is a view showing an automatic gain control circuit according to an embodiment of the present invention.
도 3은 도 2의 AGC 제어부를 나타내는 도면이다.3 is a diagram illustrating an AGC control unit of FIG. 2.
도 4는 도 2의 클럭 발생부를 나타내는 도면이다.4 is a diagram illustrating a clock generator of FIG. 2.
도 5는 도 4의 클럭 발생부의 동작 파형을 나타내는 도면이다.5 is a diagram illustrating an operation waveform of the clock generator of FIG. 4.
도 6은 도 2의 자동 이득 제어 회로의 동작을 설명하는 도면이다.FIG. 6 is a diagram illustrating an operation of the automatic gain control circuit of FIG. 2.
상기 목적을 달성하기 위하여 본 고안의 자동 이득 제어 회로는 제1 커패시터와, 제1 커패시터의 전압에 의해 입력 전압을 소정의 이득(gm)배로 증폭시켜 출력전압으로 발생시키는 AGC 증폭부와, 이득을 제어하기 위해 제1 커패시터로의 차아지 전류와 디스차아지 전류를 공급하여 제1 커패시터의 전압을 조절하는 AGC 제어부와, 일정 전류 레벨로 차아징되는 제2 커패시터의 전압레벨에 의해 소정의 전압레벨이 제1 노드에 걸리고, 제1 노드의 전압레벨과 제1 및 제2 바이어스 전압과의 전압차이에 의해 소정의 스위치 제어 클럭 신호를 발생시키는 클럭 발생부와, 스위치 제어 클럭 신호에 응답하여 차아지 전류와 디스차아지 전류를 조절하는 스위치를 구비한다.In order to achieve the above object, the automatic gain control circuit of the present invention includes: a first capacitor, an AGC amplification unit for amplifying an input voltage by a predetermined gain (gm) times by the voltage of the first capacitor and generating the output voltage, and gain A predetermined voltage level is set by the AGC control unit which controls the voltage of the first capacitor by supplying the charge current and the discharge current to the first capacitor for controlling, and the voltage level of the second capacitor charged to a constant current level. A clock generator which is caught by the first node and generates a predetermined switch control clock signal due to a voltage difference between the voltage level of the first node and the first and second bias voltages; It is provided with a switch for controlling the current and the discharge current.
바람직하기로, 클럭 발생부는 제2 커패시터의 전압과 제1 노드의 전압을 비교하여 그 결과에 따라 상기 제1 노드의 전압이 결정되는 비교기와, 제1 바이어스 전압이 그 베이스에 연결되고, 제1 노드가 그 에미터에 연결되는 제1 엔피엔 트랜지스터와, 제2 바이어스 전압이 그 베이스에, 제1 노드가 그 에미터에, 그리고 접지전원이 그 콜렉터에 연결되는 제1 피엔피 트랜지스터와, 전원전압이 그 에미터에, 제1 엔피엔 트랜지스터의 콜렉터가 그 베이스에, 그리고 스위치 제어 클럭 신호가 그 콜렉터에 연결되는 제2 피엔피 트랜지스터와, 스위치 제어 클럭 신호와접지전원 사이에 연결되는 저항을 포함한다.Preferably, the clock generation unit compares the voltage of the second capacitor and the voltage of the first node and the comparator for determining the voltage of the first node according to the result, the first bias voltage is connected to the base, the first A first NP transistor whose node is connected to its emitter, a first BP transistor whose second bias voltage is at its base, a first node at its emitter, and a ground supply to its collector; A voltage connected to the emitter, a collector of the first NPN transistor to its base, and a second PNP transistor to which the switch control clock signal is connected to the collector, and a resistor connected between the switch control clock signal and the ground power supply. Include.
스위치부는 스위치 제어 클럭 신호가 그 베이스에, 차아지 전류를 제어하는 제1 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 접지전원이 그 에미터에 연결되어, 스위치 제어 클럭 신호가 활성일 때 차아지 전류를 제1 커패시터로 공급하는 제1 엔피엔 트랜지스터와, 스위치 제어 클럭 신호가 그 베이스에, 디스차아지 전류를 제어하는 제2 전류원 트랜지스터의 베이스가 그 콜렉터에, 그리고 접지전원이 그 에미터에 연결되어, 스위치 제어 클럭 신호가 활성일 때 제1 커패시터로부터 디스차아지 전류를 빼내는 제2 엔피엔 트랜지스터를 포함한다.The switch portion is charged with a charge current when the switch control clock signal is active, with the switch control clock signal at its base, the base of the first current source transistor controlling the charge current at its collector, and the ground power supply at its emitter. Is connected to the collector, the base of the second current source transistor that controls the discharge current, to the collector, and the ground power source to the emitter. And a second NPI transistor that draws a discharge current from the first capacitor when the switch control clock signal is active.
이와 같은 본 고안의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터(C10)의 전압 레벨을 조절하여 제1 커패시터(C10)의 커패시턴스를 수백 ㎊ 정도로 줄일 수 있기 때문에 자동 이득 제어 회로 내에 제1 커패시터(C10)를 내장할 수 있다.According to the automatic gain control circuit of the present invention, the capacitance of the first capacitor (C 10 ) can be reduced by several hundred ㎊ by adjusting the voltage level of the first capacitor (C 10 ) according to the switch control clock signal. The first capacitor C 10 may be embedded in the control circuit.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예를 설명함으로써, 본 고안을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the present invention with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 2는 본 고안의 일실시예에 따른 자동 이득 제어 회로의 개념도를 를 나타내는 도면이다. 이를 참조하면, 자동 이득 제어 회로(200)는 AGC 증폭부(120), AGC 제어부(210), 제1 전류원(220), 제1 스위치(230), 제2 스위치(240), 제2 전류원(250), 클럭 발생부(260) 및 제1 커패시터(C10)를 포함한다. 자동 이득 제어회로(200)는 AGC 제어부의 출력 신호들(Ich, Idis)에 응답하여 제1 커패시터(C10)의 충전전류와 방전전류가 결정되고, 클럭 발생부(260)의 출력에 응답하여 제1 스위치(230)와 제2 스위치의 온 또는 오프되어 제1 커패시터(C10)를 충전 또는 방전시키고, 제1 커패시터(C10)에 걸리는 전압에 의해 AGC 증폭부(120)를 조절하여 출력 전압(Vo)을 발생시킨다.2 is a diagram illustrating a conceptual diagram of an automatic gain control circuit according to an embodiment of the present invention. Referring to this, the automatic gain control circuit 200 includes an AGC amplifier 120, an AGC controller 210, a first current source 220, a first switch 230, a second switch 240, and a second current source ( 250, a clock generator 260, and a first capacitor C 10 . The automatic gain control circuit 200 determines the charging current and the discharging current of the first capacitor C 10 in response to the output signals I ch and I dis of the AGC controller. in response to the first switch 230 and the second is on or off of the switch a first capacitor (C 10) for controlling the AGC amplifier 120 by the voltage applied to and charged or discharged, the first capacitor (C 10) To generate the output voltage (V o ).
AGC 증폭부(120)는 도 1의 AGC 증폭부(120)와 거의 동일하다. AGC 증폭기(120)의 동작은 제1 커패시터(C10) 전압에 따라 동작되므로, 다른 구성요소들의 설명 이후에 설명된다.The AGC amplifier 120 is substantially the same as the AGC amplifier 120 of FIG. Since the operation of the AGC amplifier 120 is operated according to the voltage of the first capacitor C 10 , it will be described after the description of the other components.
AGC 제어부(210)는 도 1의 AGC 제어부(110)의 기본적인 동작과 거의 동일하지만, 제1 커패시터(C10)로의 차아지 전류원(220)과 제1 커패시터(C10)의 디스차아지 전류원(250)을 구동하는 신호를 발생시킨다는 점에서 차이가 있다. 도 3은 AGC 제어부(210)의 구체적인 회로도를 나타낸다.Discharge the charge current source of the AGC control unit 210 includes a first capacitor the charge current source 220 and the first capacitor (C 10) to (C 10), basic operation and substantially the same, but the AGC control unit 110 in Figure 1 ( The difference is that it generates a signal for driving 250. 3 shows a specific circuit diagram of the AGC control unit 210.
도 3을 참조하면, AGC 제어부(210) 내에는 출력전압(VO)과 제1 기준전압(Vref)을 비교하는 비교기(112)를 포함한다. 비교기(112)는 출력전압(VO)이 제1 기준전압(Vref) 보다 작을 경우, QN327 트랜지스터로 베이스 전류가 공급되어 QN327 트랜지스터는 도통되고 QN329 트랜지스터는 차단된다. 이에 따라 QP331 트랜지스터를 통한 전류는 제2 커패시터(C23)에 차이징된다. 출력전압(VO)이 제1 기준전압(Vref) 보다 클 경우, QN327 트랜지스터는 차단되고 QN329 트랜지스터로 베이스전류가 공급되어 QN329 트랜지스터는 도통된다. 이에 따라 제2 커패시터(C23)의 전하는 QN329 트랜지스터를 통해 디스차이징되어 제2 커패시터(C23)의 전압은 낮아진다.Referring to FIG. 3, the AGC controller 210 includes a comparator 112 for comparing the output voltage V O with the first reference voltage Vref. When the output voltage V O is less than the first reference voltage Vref, the comparator 112 supplies a base current to the QN327 transistor so that the QN327 transistor is turned on and the QN329 transistor is shut off. Accordingly, the current through the QP331 transistor is charged to the second capacitor C 23 . When the output voltage V O is greater than the first reference voltage Vref, the QN327 transistor is cut off, the base current is supplied to the QN329 transistor, and the QN329 transistor is turned on. Accordingly, the charge of the second capacitor C 23 is discharged through the QN329 transistor so that the voltage of the second capacitor C 23 is lowered.
이후, 제2 커패시터(C23)의 전압(V(C23))은 QN311, QN313, QN315 트랜지스터들에 의해 설정되는 제2 기준전압(Vref1)과 비교되어, 그 결과로 제1 커패시터(C10)를 차아징시키는 차아지전류(Ich)와 디스차아징시키는 디스차아지전류(Idis)를 발생시킨다. 즉, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 클 경우, QP333, QP343, QN345 트랜지스터들에 의하여 QN357 트랜지스터가 도통되어 제1 커패시터(C10)의 전하량을 디스차아지시키는 디스차아지전류(Idis) 경로를 형성한다. 그리고, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 작을 경우, QP335, QP347, QN349, QN353, QP351 트랜지스터들에 의하여 QN355 트랜지스터가 도통되어 제1 커패시터(C10)를 차아지시키는 차아지전류(Ich)를 제공한다.Then, the second capacitor (C 23) a voltage (V (C 23)) is QN311, QN313, is compared with a second reference voltage (Vref 1) to be set by the QN315 transistor, a first capacitor (C As a result of A charge current Ich for charging 10 ) and a discharge current Idis for charging are generated. That is, when the second capacitor C 23 voltage V (C 23 ) is greater than the second reference voltage Vref 1 , the QN357 transistor is turned on by the QP333, QP343, and QN345 transistors, and the first capacitor C 10 is applied. And a discharge current (Idis) path for discharging the amount of charge. When the second capacitor C 23 voltage V (C 23 ) is smaller than the second reference voltage Vref 1 , the QN355 transistor is turned on by the QP335, QP347, QN349, QN353, and QP351 transistors to conduct the first voltage. A charge current Ich is provided to charge the capacitor C 10 .
한편, 제1 커패시터(C10)로의 차아지 전류(Ich)를 제공하는 QN349, QN354 트랜지스터들을 제어하는 제1 스위치 역할(SW1)의 QN360 트랜지스터와 제1 커패시터(C10)로의 디스차아지 전류(Idis)를 제공하는 QN345, QN357 트랜지스터들을 제어하는 제2 스위치 역할(SW2)의 QN362 트랜지스터가 존재한다. QN360, QN362 트랜지스터는 클럭 발생부(도 2, 260)에 의해 제어되는 데, 클럭 발생부(260)는 도 4에 도시되어 있다.On the other hand, the first capacitors discharge the charge current to the first switch roles (SW1) of QN360 transistor and the first capacitor (C 10) for controlling QN349, QN354 transistor for providing the charge current (Ich) to (C 10) ( There is a QN362 transistor serving as a second switch (SW2) for controlling the QN345 and QN357 transistors providing Idis). The QN360 and QN362 transistors are controlled by the clock generators (FIGS. 2 and 260), and the clock generator 260 is shown in FIG.
도 4를 참조하면, 클럭 발생부(260)는 노드 A와 노드 B의 전압 차이에 의해 제3 저항(R3)에 소정의 클럭 펄스가 발생된다. 이 클럭 펄스에 의해 QN404, QN408 트랜지스터들을 도통시킴으로써 제1 스위치(SW1)인 QN360 트랜지스터와 제2 스위치(SW2)인 QN362 트랜지스터를 턴오프시킨다.Referring to FIG. 4, the clock generator 260 generates a predetermined clock pulse in the third resistor R3 by the voltage difference between the nodes A and B. The QN404 and QN408 transistors are turned on by this clock pulse to turn off the QN360 transistor, which is the first switch SW1, and the QN362 transistor, which is the second switch SW2.
클럭 발생부(260)의 구체적인 동작 설명은 도 5를 참조하여 설명한다. 먼저, 소정의 제1 바이어스 전압(Vb1)과 제2 바이어스 전압(Vb2)이 QN434와 QP436 트랜지스터의 베이스에 각각 인가된다. 이 때 제1 바이어스 전압(Vb1)은 제2 바이어스 전압(Vb2) 보다 낮은 전압레벨로, 예컨대, 제1 바이어스 전압(Vb1)은 1V 정도로, 제2 바이어스 전압(Vb2)은 2V 정도이다.A detailed operation of the clock generator 260 will be described with reference to FIG. 5. First, a predetermined first bias voltage Vb 1 and a second bias voltage Vb 2 are applied to the bases of the QN434 and QP436 transistors, respectively. At this time, the first bias voltage Vb 1 is lower than the second bias voltage Vb 2 , for example, the first bias voltage Vb 1 is about 1V, and the second bias voltage Vb 2 is about 2V. to be.
바이어스 회로부(400)에서 설정되는 QN446 트랜지스터 전류에 따라 QN414, QP412, QP410 트랜지스터 전류가 결정되고, QP410 트랜지스터 전류는 제3 커패시터(C31)에 차아지된다. 그리하여 노드 A의 전압은 서서히 상승한다. 이때, 노드 A 전압에 의해 도통된 QN420 트랜지스터 전류에 따라 QP418, QP422, QN428, QN432 트랜지스터 전류가 결정되어, 노드 B의 전압은 하강한다. 하강되는 노드 B의 전압이 0.3V 정도로 떨어지면 QN434 트랜지스터가 도통되어 QP438 트랜지스터의 베이스 전류가 흘러 QP438 트랜지스터가 도통된다. 도통된 QP438 트랜지스터 전류에 의해 제3 저항(R3)에 소정의 전압이 걸려 노드 C의 전압으로 나타난다.The QN414, QP412, QP410 transistor current is determined by the transistors QN446 current to be set in the bias circuit (400), transistor QP410 current is the charge difference in the third capacitor (C 31). Thus, the voltage at node A gradually rises. At this time, the QP418, QP422, QN428, and QN432 transistor currents are determined according to the QN420 transistor currents conducted by the node A voltage, and the voltage of the node B drops. When the voltage of the falling node B drops to about 0.3V, the QN434 transistor becomes conductive, and the base current of the QP438 transistor flows to conduct the QP438 transistor. A predetermined voltage is applied to the third resistor R3 by the conducted QP438 transistor current, which is represented by the voltage of the node C.
노드 C 전압에 의해 QN416 트랜지스터가 도통되면 제3 커패시터(C31) 전압, 즉 노드 A 전압은 제2 저항(R2)과 QN416 트랜지스터를 통해 디스차아지되어 낮아진다. 이 후, 도통된 QN434 트랜지스터 전류에 의해 노드 B의 전압이 2.7V 정도까지 상승하면 QP436 트랜지스터가 도통되어 노드 B 전압은 떨어지게 된다. 노드 B 전압이 0.3V로 떨어질 때까지 QN434, QP438 트랜지스터가 오프되어 제3 저항(R3)로의 전류 공급이 없기 때문에, 노드 C의 전압은 거의 접지전압(VSS)가 된다. 그리하여 노드 C에는 소정의 전압레벨을 갖는 펄스가 발생되는 데, 이는 스위치 제어 클럭 신호(CNTL_CLK)가 된다. 이러한 동작의 연속으로 스위치 제어 클럭 신호(CNTL_CLK)의 출력은 일련의 클럭 펄스로 발생된다.When the QN416 transistor is turned on by the node C voltage, the third capacitor C 31 voltage, that is, the node A voltage is discharged and lowered through the second resistor R2 and the QN416 transistor. Thereafter, when the voltage of the node B rises to about 2.7V by the conducted QN434 transistor current, the QP436 transistor becomes conductive and the node B voltage drops. Since the QN434 and QP438 transistors are turned off until the node B voltage drops to 0.3V and there is no current supply to the third resistor R3, the voltage of the node C becomes almost the ground voltage VSS. Thus, a pulse having a predetermined voltage level is generated at node C, which becomes a switch control clock signal CNTL_CLK. As a result of this operation, the output of the switch control clock signal CNTL_CLK is generated as a series of clock pulses.
스위치 제어 클럭 신호(CNTL_CLK)의 하이레벨에 의해 바이어스 회로부(400)의 QP440, QP442 트랜지스터에 따라 각각 흐르는 QN404, QN408 트랜지스터 전류는 QN404, QN408 트랜지스터를 통해 흐르게된다. 그리하여 제1 스위치(SW1)인 QN360 트랜지스터의 베이스와 제2 스위치(SW2)인 QN362 트랜지스터의 베이스로 전류가 공급되지 않기 때문에, QN360 트랜지스터와 QN362 트랜지스터는 턴오프된다. 따라서, 앞서 설명한 제1 커패시터(C10)로의 차아지 전류(Ich)와 디스차아지 전류(Idis)가 제1 커패시터(C10)로 공급된다.Due to the high level of the switch control clock signal CNTL_CLK, the QN404 and QN408 transistor currents flowing through the QP440 and QP442 transistors of the bias circuit unit 400 respectively flow through the QN404 and QN408 transistors. Thus, since no current is supplied to the base of the QN360 transistor as the first switch SW1 and the base of the QN362 transistor as the second switch SW2, the QN360 transistor and the QN362 transistor are turned off. Accordingly, the supply to the first capacitor (C 10) a first capacitor the charge current (Ich) and discharge the charge current (Idis) to (C 10) described above.
이상에서 설명한 AGC 제어부(210), 차아지 전류원(220), 디스차아지 전류원(250), 그리고 클럭 발생부(260)의 동작을 설명한 파형이 도 6에 도시되어 있다.6 illustrates waveforms describing operations of the AGC controller 210, the charge current source 220, the discharge current source 250, and the clock generator 260 described above.
도 6을 정리하면, AGC 제어부(210)에서 출력전압(VO)과 제1 기준전압(Vref)을 비교하여, 출력전압(VO)이 제1 기준전압(Vref) 보다 작을 경우 제2 커패시터(C23)가 차이징되고, 출력전압(VO)이 제1 기준전압(Vref) 보다 클 경우 제2 커패시터(C23)의 전압은 디스차아징된다. 제2 커패시터(C23)의 전압(V(C23))은 제2 기준전압(Vref1)과 비교되어, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 작을 경우에는 제1 커패시터(C10)를 차아지시키는 차아지전류(Ich)가 발생되고, 제2 커패시터(C23) 전압(V(C23))이 제2 기준전압(Vref1) 보다 클 경우에는 제1 커패시터(C10)의 전하량을 디스차아지시키는 디스차아지전류(Idis)가 발생된다. 이후, 클럽 발생부에서 발생되는 스위치 제어 클럭 신호(CNTL_CLK)에 따라 제1 커패시터(C10)로의 차아지전류(Ich)와 디스차아지전류(Idis)가 결정되어 제1 커패시터(C10)의 전압이 상승 또는 하강하게 된다.In short to Figure 6, is less than the AGC control unit 210 output voltage (V O) and the first as compared to the reference voltage (Vref), the output voltage (V O), the first reference voltage (Vref) at the second capacitor When C 23 is charged and the output voltage V O is greater than the first reference voltage Vref, the voltage of the second capacitor C 23 is discharged. A second capacitor voltage (V (C 23)) of (C 23) of the second is compared to a reference voltage (Vref 1), a second capacitor (C 23) to the second voltage reference voltage (V (C 23)) ( If less than Vref 1 ), a charge current Ich is generated to charge the first capacitor C 10 , and the second capacitor C 23 voltage V (C 23 ) is the second reference voltage Vref 1. If larger than), a discharge current Idis is generated to discharge the charge amount of the first capacitor C 10 . Then, the voltage of the first capacitor hypochlorous earth current (Ich) and discharge hypochlorous earth current (Idis) is determined first capacitor (C 10) to (C 10) in accordance with the switch control clock signal (CNTL_CLK) generated by the club generator It rises or falls.
여기에서 본 고안의 특징이 나타나는 데, 앞서 설명한 [수학식 1]을 참조하여 제1 커패시터(C10)에 충/방전되는 전하량이 일정하다고 했을 때, 제1 커패시터(C10)의 충/방전 전류레벨을 낮추는 쪽으로 스위치 제어 클럭 신호(CNTL_CLK)를 발생시키면 이 신호에 따른 충/방전 전류의 시간 평균값은 스위치 제어 클럭 신호(CNTL_CLK)의 듀티(duty)에 따라 크게 낮아진다. 따라서, AGC 증폭기의 충방전 시정수 및 제1 커패시터(C10)의 제어 전압(Vcon)이 일정하다면 제1커패시터(C10)의 커패시턴스를 줄일 수 있게 된다. 따라서, 예를 들어, 수백 ㎊ 정도의 작은 커패시턴스를 갖도록 스위치 제어 클럭 신호(CNTL_CLK)의 듀티를 1~2% 정도 조절하게 되면 제1 커패시터(C10)를 내장할 수 있는 잇점이 있다.To a feature of the present design herein shown, above Equation 1 with reference to the first charge / discharge when said amount of charge is constant which is a capacitor charging / discharging the (C 10), a first capacitor (C 10) When the switch control clock signal CNTL_CLK is generated to lower the current level, the time average value of the charge / discharge current according to the signal is significantly lowered according to the duty of the switch control clock signal CNTL_CLK. Therefore, the control voltage (Vcon) of the number of charge and discharge time constant, and a first capacitor (C 10) of the AGC amplifier, if it is possible to reduce the capacitance of the first capacitor (C 10) constant. Thus, for example, if the duty of the switch control clock signal CNTL_CLK is adjusted by about 1% to 2% to have a small capacitance of about several hundred microseconds, the first capacitor C 10 may be incorporated.
이하에서는 제1 커패시터(C10) 전압에 의해 동작하는 AGC 증폭부(120, 도 2)에 대하여 설명한다. 도 2의 AGC 증폭부(120)는 종래 기술인 도 1의 AGC 증폭부(120)와 동일하기 때문에, 도 1의 AGC 증폭부(120)를 참조하여 그 동작을 설명한다.Hereinafter, the AGC amplifier 120 operating with the voltage of the first capacitor C 10 will be described. Since the AGC amplifying unit 120 of FIG. 2 is the same as the AGC amplifying unit 120 of FIG. 1 according to the related art, an operation thereof will be described with reference to the AGC amplifying unit 120 of FIG.
제1 커패시터(C10) 전압에다가 QP101, QP100 두 트랜지스터의 VBE에 해당하는 전압이 QN96 트랜지스터의 베이스에 걸리면, QN96 트랜지스터가 도통되면서 저항 R99 양단에 소정의 전압이 걸린다. 저항 R99 양단의 전압에 따라 저항 R99로 흐르는 전류가 결정되고, 저항 R99로 흐르는 전류는 QN95 트랜지스터 전류가 되고, QN95 트랜지스터 전류를 따라 QN94 트랜지스터 전류가 흐르게 된다. QN94 트랜지스터 전류는 저항R92로 흐르는 전류를 싱크(sink)시키는 역할을 하기 때문에, QN91 트랜지스터의 베이스 전류를 조절하게 된다.When the voltage corresponding to V BE of the two transistors QP101 and QP100 in addition to the voltage of the first capacitor C 10 is applied to the base of the QN96 transistor, the QN96 transistor becomes conductive and a predetermined voltage is applied across the resistor R99. The current flowing to the resistor R99 is determined according to the voltage across the resistor R99, the current flowing to the resistor R99 becomes the QN95 transistor current, and the QN94 transistor current flows along the QN95 transistor current. Since the QN94 transistor current acts to sink the current flowing to the resistor R92, it controls the base current of the QN91 transistor.
QN94 트랜지스터 전류가 크면, QN91 트랜지스터의 베이스 전류가 작아지게 되어 QN91 트랜지스터의 콜렉터 전류가 작아지는 결과가 된다. 그리하여, 비교기(122)의 이득(gm)이 IC/VT의 관계로 나타나는 수식에서 작아지는 QN91 트랜지스터의 콜렉터 전류의 의해 비교기(122)의 이득(gm)이 작아지게 된다. 여기에서, VT는 열상수(thermal coefficient)로서 0.026V 정도의 상수값을 갖는다.If the QN94 transistor current is large, the base current of the QN91 transistor is decreased, resulting in a decrease in the collector current of the QN91 transistor. Thus, the gain gm of the comparator 122 is made smaller by the collector current of the QN91 transistor, where the gain gm of the comparator 122 becomes smaller in the equation represented by the relationship of I C / V T. Here, V T has a constant value of about 0.026 V as a thermal coefficient.
이와 반대로, QN94 트랜지스터 전류가 작으면, QN91 트랜지스터의 베이스로 전류가 많이 공급되기 때문에 QN91 트랜지스터의 콜렉터 전류가 커지게 된다. 이에 따라 비교기(122)의 이득(gm)이 커지게 된다.On the contrary, when the QN94 transistor current is small, the collector current of the QN91 transistor becomes large because a large amount of current is supplied to the base of the QN91 transistor. As a result, the gain gm of the comparator 122 is increased.
이렇게 조절된 비교기의 이득(gm)은 최종적으로 AGC 증폭기(120)의 gmViR1으로 나타나는 출력 전압(VO)을 결정하게 된다. 이는 AGC 증폭기(120)의 출력 전압(VO)이 제1 커패시터(C10)의 전압레벨에 따라 자유로이 조절될 수 있음을 의미한다.The gain gm of the comparator adjusted in this way finally determines the output voltage V O represented by gmViR 1 of the AGC amplifier 120. This means that the output voltage V O of the AGC amplifier 120 can be freely adjusted according to the voltage level of the first capacitor C 10 .
본 고안은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 고안의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention should be defined by the technical spirit of the appended claims.
상술한 본 고안의 자동 이득 제어 회로에 의하면, 스위치 제어 클럭 신호에 따라 제1 커패시터(C10)의 충방전되는 전류의 시간 평균값을 조절하여 제1 커패시터(C10)의 커패시턴스를 수백 ㎊ 정도로 줄일 수 있다. 그리하여, 제1 커패시터(C10)를 내장할 수 있는 자동 이득 제어 회로의 구현이 가능하다.According to the automatic gain control circuit of the present invention described above, the capacitance of the first capacitor C 10 is reduced to about several hundred microseconds by adjusting the time average value of the current charged and discharged in the first capacitor C 10 according to the switch control clock signal. Can be. Thus, it is possible to implement an automatic gain control circuit capable of embedding the first capacitor C 10 .
Claims (4)
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| KR2020010015731U KR200247759Y1 (en) | 2001-05-28 | 2001-05-28 | Automatic gain control circuit |
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