KR200220043Y1 - 광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 - Google Patents
광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 Download PDFInfo
- Publication number
- KR200220043Y1 KR200220043Y1 KR2020000031067U KR20000031067U KR200220043Y1 KR 200220043 Y1 KR200220043 Y1 KR 200220043Y1 KR 2020000031067 U KR2020000031067 U KR 2020000031067U KR 20000031067 U KR20000031067 U KR 20000031067U KR 200220043 Y1 KR200220043 Y1 KR 200220043Y1
- Authority
- KR
- South Korea
- Prior art keywords
- unit
- flag
- processor unit
- data
- subscriber
- Prior art date
Links
Landscapes
- Optical Communication System (AREA)
Abstract
본 고안은 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로에 관한 것이다.
종래의 광전송장비에서는 프로세서 유니트가 가입자 유니트에게 병렬 데이터를 전송하는 경우에 1바이트인 8비트의 병렬데이터를 전송하고 난후 일정 시간동안 기다린 다음 1바이트인 8비트의 병렬데이터를 전송하는 방식으로 하여 데이터를 전송함으로써 데이터전송의 오류를 방지하고는 있으나, 항상 일정한 대기시간을 두고 데이터를 전송해야 함으로 인하여 데이터 전송 시간이 지연되어서 프로세서 유니트로부터 가입자 유니트로의 데이터 전송 횟수를 증가시키고자 하는 경우에는 종래기술을 적용하기에 어렵다는 문제점이 있다.
본 고안은 광전송장비에 구비되어 있는 프로세서 유니트가 가입자 유니트에게 데이터를 전송하는 경우에 가입자 유니트의 데이터 수신에 따라 데이터 전송 타이밍을 조절함으로써 데이터 전송오류 발생을 억제하면서도 데이터 전송 시간을 단축하므로, 프로세서 유니트로부터 가입자 유니트로의 데이터 전송 횟수를 증가시키고자 하는 경우에도 유용하게 적용할 수 있다.
Description
본 고안은 광전송장비에 관한 것으로, 특히 광전송장비에 구비되어 있는 프로세서 유니트가 가입자 유니트에게 데이터를 전송하는 경우에 가입자 유니트의 데이터 수신에 따라 데이터 전송 타이밍을 조절함으로써 데이터 전송오류 발생을 억제하면서도 데이터 전송 시간을 단축하도록 하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로에 관한 것이다.
일반적으로, 광전송장비에는 도 1에 도시된 바와 같이 프로세서 유니트(10)와 다수개의 가입자 유니트(20a∼20n)를 구비하는데, 프로세서 유니트(10)가 가입자 유니트(20a∼20n)를 초기화하도록 구성된다. 이때, 각각의 가입자 유니트(20a∼20n) 내의 디바이스(21)에서는 프로세서 유니트(10)로부터 8비트의 병렬데이터(PDATA)를 전송받아서 직렬데이터로 변환하고 이 직렬데이터를 선택신호(SELECT) 및 클럭신호(CLK)와 함께 다른 디바이스로 전송하거나 받기도 한다.
그런데, 직렬데이터가 각 디바이스(21)로 전송되는 시간은 클럭에 따라 달라질 수 있다. 통상적으로 프로세서 유니트(10)가 각 가입자 유니트(20a∼20n)의 디바이스(21)에게 보내는 데이터들은 적게는 1,2 바이트이거나 많게는 수십, 수백 바이트가 되는 경우도 있다. 그래서, 프로세서 유니트(10)가 데이터를 가입자 유니트(20a∼20n)에게 전송하는 경우에 1바이트인 8비트의 병렬데이터를 전송하고 난후 일정 시간동안 기다린 다음 1바이트인 8비트의 병렬데이터를 전송하는 방식으로 하여 데이터를 전송한다.
이상과 같이 종래의 광전송장비에서는 프로세서 유니트(10)가 가입자 유니트(20a∼20n)에게 병렬 데이터를 전송하는 경우에 1바이트인 8비트의 병렬데이터를 전송하고 난후 일정 시간동안 기다린 다음 1바이트인 8비트의 병렬데이터를 전송하는 방식으로 하여 데이터를 전송함으로써 데이터전송의 오류를 방지하고는 있으나, 항상 일정한 대기시간을 두고 데이터를 전송해야 함으로 인하여 데이터 전송 시간이 지연되어서 프로세서 유니트(10)로부터 가입자 유니트(20a∼20n)로의 데이터 전송 횟수를 증가시키고자 하는 경우에는 종래기술을 적용하기에 어렵다는 문제점이 있다.
본 고안은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 광전송장비에 구비되어 있는 프로세서 유니트가 가입자 유니트에게 데이터를 전송하는 경우에 가입자 유니트의 데이터 수신에 따라 데이터 전송 타이밍을 조절함으로써 데이터 전송오류 발생을 억제하면서도 데이터 전송 시간을 단축하도록 하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로를 제공하는데 있다.
도 1은 종래 기술에 의한 광전송장치에서의 프로세서 유니트와 가입자 유니트간 인터페이스 회로를 나타낸 블럭도.
도 2는 본 고안에 의한 광전송장비에서의 프로세서 유니트와 가입자 유니트간 인터페이스 회로를 나타낸 블록도.
도 3은 본 고안에 의한 광전송장비에서 데이터 전송 통지장치를 나타낸 블럭도.
도 4는 본 고안에 의한 광전송장비에서의 프로세서 유니트와 가입자 유니트간 인터페이스 회로의 동작 타이밍 도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 30 : 프로세서 유니트 20a∼20n, 40a∼40n : 가입자 유니트
50 : 데이터 전송 통지장치 51 : 플래그 생성부
52 : 플래그 제거부 53 : 레지스터부
이와 같은 목적을 달성하기 위한 본 고안의 특징은, 프로세서 유니트로부터 전송되는 병렬데이터를 다수의 가입자 유니트에서 직렬데이터로 변환하여 상기 가입자 유니트 내부의 디바이스들로 전송하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로에 있어서, 상기 프로세서 유니트로부터 가입자 유니트에게 병렬데이터가 전송되는 경우에 상기 프로세서 유니트에게 병렬데이터의 수신 사실을 알려주는 플래그를 발생하고, 상기 프로세서 유니트에 의해 상기 플래그가 확인되면 해당 플래그를 삭제하는 데이터 전송 통지장치를 상기 디바이스에 구비하는데 있다.
한편, 상기 데이터 전송 통지장치는, 상기 프로세서 유니트로부터의 클럭신호와 선택신호를 받아서 플래그를 생성하는 플래그 생성부와; 상기 플래그 생성부로부터 인가되는 플래그를 저장하여 상기 프로세서 유니트로부터의 판독제어신호에 따라 상기 프로세서 유니트에게 전송하고 클리어신호에 따라 상기 플래그를 소거하는 레지스터부와; 상기 프로세서 유니트로부터 클럭신호와 판독제어신호를 전송받아서 클리어신호를 상기 레지스터부에게 인가하는 플래그 제거부를 구비하는 것을 특징으로 한다.
그리고, 상기 프로세서 유니트는 상기 플래그를 확인한 후에 곧바로 다음의 병렬데이터를 상기 가입자 유니트에게 전송하는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.
본 고안에 따른 광전송장비에서는 프로세서 유니트가 가입자 유니트에게 데이터를 전송하는 경우에 도 2에 도시된 방식으로 한다. 즉, 프로세서 유니트(30)가 다수의 가입자 유니트(40a∼40n)에게 병렬데이터(PDATA)를 전송하는 경우에 클럭신호(CLK), 어드레스(ADRS) 및 선택신호(SELECT)를 함께 전송하고, 또한 각각의 가입자 유니트(40a∼40n)의 디바이스(41)가 프로세서 유니트(30)로부터의 병렬 데이터를 수신한 경우에 해당 상태를 플래그(FLAG)를 생성하여 데이터의 수신 상태를 프로세서 유니트(30)에게 알려주고, 프로세서 유니트(30)는 해당 플래그(FLAG)를 확인하면 다음 병렬데이터를 가입자 유니트(40a∼40n)에게 전송하는 방식으로 데이터를 전송하도록 구성된다.
이와같이 각 가입자 유니트(40a∼40n)의 디바이스(41)에서 플래그(FLAG)를 생성하여 데이터의 수신 상황을 프로세서 유니트(30)에게 알림으로써 프로세서 유니트(30)의 데이터 전송 속도를 조절하여 주기 위하여 각 디바이스(41)에는 데이터 전송 통지장치를 구비하는데, 해당 데이터 전송 통지장치(50)는 도3에 도시된 바와같이 플래그 생성부(51), 플래그 제거부(52) 및 레지스터부(53)를 구비하여 이루어 진다. 플래그 생성부(51)는 프로세서 유니트(30)로부터의 클럭신호(CLK)와 선택신호(SELECT)를 받아서 플래그(FLAG)를 생성하여 레지스터부(133)에 인가한다. 레지스터부(53)는 플래그 생성부(51)로부터 인가되는 플래그(FLAG)를 저장하였다가 프로세서 유니트(30)로부터의 판독제어신호(RDCS)에 따라 프로세서 유니트(30)에게 전송한다. 플래그 제거부(52)는 클럭신호(CLK)와 판독제어신호(RDCS)를 프로세서 유니트(30)로부터 전송받으면 클리어신호(CLR)를 레지스터부(53)에게 인가하여 레지스터부(53) 내의 플래그(FLAG)를 제거한다.
이와 같이 구성된 광전송장비에서는 프로세서 유니트(30)가 각각의 가입자 유니트(40a∼40n)를 초기화하게 된다. 이때, 각각의 유니트들중 가입자 유니트(40a∼40n) 내의 디바이스(41)가 프로세서 유니트(30)로부터 클럭신호(CLK)와 선택신호(SELECT)와 함께 8비트의 병렬데이터(PDATA)를 받아서 D7,D6,D5, D4, D3, D2, D1, D0의 순서로 직렬 배열되는 직렬데이터(SDATA)로 변환한다. 그리고, 병렬데이터로부터 직렬데이터로의 변환이 완료되고 나면, 가입자 유니트(40a∼40n)는 클럭신호(CLK)와 선택신호(SELECT)와 함께 직렬데이터(SDATA)를 각각의 디바이스(41)로 보내거나 다른 디바이스로부터 받는다.
이때, 프로세서 유니트(30)가 가입자 유니트(40a∼40n)의 디바이스(41)에게 8비트의 병렬데이터를 전송함에 기인하여 클럭신호(CLK)와 선택신호(SELECT)가 디바이스(41)에 구비된 데이터 전송 통지장치(50)의 플래그 생성부(51)에 인가되면, 플래그 생성부(51)는 즉시 하이레벨(high level)의 프래그(FLAG)를 생성하여 레지스터부(53)로 인가하고, 레지스터부(53)는 플래그(FLAG)를 저장하고 프로세서 유니트(30)로 부터 인가되는 판독제어신호(RDCS)에 따라 해당 플래그(FLAG)를 프로세서 유니트(30)에게 전송한다.
이와같이 레지스터부(53)가 프로세서 유니트(30)에게 플래그(FLAG)를 전송하면, 프로세서 유니트(30)는 해당 플래그(FLAG)를 읽어들여 확인함으로써 병렬데이터의 전송 종료를 인식하고 곧바로 다음의 병렬데이터를 전송하게 되어는데, 프로세서 유니트(30)가 플래그(FLAG)를 확인하는 경우에는 클럭신호(CLK)와 판독제어신호(RDCS)를 플래그 제거부(52)측으로 인가한다. 이에 따라 플래그 제거부(52)가 하이레벨의 클리어신호(CLR)를 레지스터부(53)에게 인가하여, 레지스터부(53) 내에 저장된 플래그(FLAG)를 삭제 시킨다.
즉, 본 고안에서는 프로세서 유니트(30)가 가입자 유니트(40a∼40n)의 디바이스(41)에게 병렬 데이터를 전송하는 경우에 해당 병렬데이터가 수신되면 디바이스(41)에 구비된 데이터 전송 통지장치(50)가 하이레벨의 플래그(FLAG)를 생성하여 프로세서 유니트(30)에게 전송하고, 이때 프로세서 유니트(30)는 해당 플래그(FLAG)에 의해 병렬데이터의 전송이 종료되었음을 인지하고 곧바로 다음의 병렬데이터를 전송하므로, 데이터 전송오류 발생을 억제하면서도 데이터 전송 시간을 단축할 수 있다.
한편, 본 고안은 도시된 도면과 상세한 설명에 기술된 내용에 한정되지 않으며, 이 기술분야에서 통상의 지식을 가진자라면 본 고안의 사상을 벗어나지 않는 범위 내에서 본 고안을 다양한 형태로 변형하여 실시할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 고안은 광전송장비에 구비되어 있는 프로세서 유니트가 가입자 유니트에게 데이터를 전송하는 경우에 가입자 유니트의 데이터 수신에 따라 데이터 전송 타이밍을 조절함으로써 데이터 전송오류 발생을 억제하면서도 데이터 전송 시간을 단축하므로, 프로세서 유니트로부터 가입자 유니트로의 데이터 전송 횟수를 증가시키고자 하는 경우에도 유용하게 적용할 수 있다.
Claims (3)
- 프로세서 유니트로부터 전송되는 병렬데이터를 다수의 가입자 유니트에서 직렬데이터로 변환하여 상기 가입자 유니트 내부의 디바이스들로 전송하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로에 있어서,상기 프로세서 유니트로부터 가입자 유니트에게 병렬데이터가 전송되는 경우에 상기 프로세서 유니트에게 병렬데이터의 수신 사실을 알려주는 플래그를 발생하고, 상기 프로세서 유니트에 의해 상기 플래그가 확인되면 해당 플래그를 삭제하는 데이터 전송 통지장치를 상기 디바이스에 구비하는 것을 특징으로 하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로.
- 제1항에 있어서, 상기 데이터 전송 통지장치는, 상기 프로세서 유니트로부터의 클럭신호와 선택신호를 받아서 플래그를 생성하는 플래그 생성부와; 상기 플래그 생성부로부터 인가되는 플래그를 저장하여 상기 프로세서 유니트로부터의 판독제어신호에 따라 상기 프로세서 유니트에게 전송하고 클리어신호에 따라 상기 플래그를 소거하는 레지스터부와; 상기 프로세서 유니트로부터 클럭신호와 판독제어신호를 전송받아서 클리어신호를 상기 레지스터부에게 인가하는 플래그 제거부를 구비하는 것을 특징으로 하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로.
- 제1항 또는 제2항에 있어서, 상기 프로세서 유니트는 상기 플래그를 확인한 후에 곧바로 다음의 병렬데이터를 상기 가입자 유니트에게 전송하는 것을 특징으로 하는 광전송장비에서 프로세서 유니트와 가입자 유니트간 인터페이스 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020000031067U KR200220043Y1 (ko) | 2000-11-07 | 2000-11-07 | 광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2020000031067U KR200220043Y1 (ko) | 2000-11-07 | 2000-11-07 | 광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR200220043Y1 true KR200220043Y1 (ko) | 2001-04-16 |
Family
ID=73091370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2020000031067U KR200220043Y1 (ko) | 2000-11-07 | 2000-11-07 | 광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200220043Y1 (ko) |
-
2000
- 2000-11-07 KR KR2020000031067U patent/KR200220043Y1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4631666A (en) | Data transfer network for variable protocol management | |
| US4494194A (en) | Line support processor for data transfer system | |
| US7995696B1 (en) | System and method for deskewing data transmitted through data lanes | |
| EP0239937A2 (en) | Serial communications controller | |
| US20100067539A1 (en) | Single Network Interface Circuit with Multiple-Ports and Method Thereof | |
| US5151999A (en) | Serial communications controller for transfer of successive data frames with storage of supplemental data and word counts | |
| TWI226547B (en) | Bus system and bus interface for connection to a bus | |
| EP3200089B1 (en) | Method, apparatus, communication equipment and storage media for determining link delay | |
| JPH06124252A (ja) | コンピュータのファイバオプチックインタフェース | |
| JP2003182192A (ja) | 高速シリアルインタフェース | |
| US7539204B2 (en) | Data and context memory sharing | |
| US6496487B2 (en) | Efficient full duplex simultaneous message transfer | |
| JP2005504392A (ja) | バス・システムおよびバス・インターフェース | |
| KR200220043Y1 (ko) | 광전송장비에서 프로세서 유니트와 가입자 유니트간인터페이스 회로 | |
| US5862367A (en) | Apparatus and method for serial-to-parallel data conversion and transmission | |
| EP0088618A2 (en) | Byte-oriented line adapter system | |
| CN111324564B (zh) | 一种弹性缓存方法 | |
| US4405979A (en) | Data processing system having apparatus in a communications subsystem for establishing byte synchronization | |
| US7071854B1 (en) | Hardware-implemented LZW data decompression | |
| JP2005504393A (ja) | バス・システムおよびバス・インターフェース | |
| KR20160147373A (ko) | 광 신호를 이용한 sata 호스트 버스 어댑터 및 sata 저장소 연결 방법 | |
| EP0395208B1 (en) | Bit residue correction in DLC receivers | |
| US20040213277A1 (en) | Method and related circuit for increasing network transmission efficiency by increasing a data updating rate of a memory | |
| JP2944412B2 (ja) | データ転送方法およびデータ転送方式 | |
| KR100246773B1 (ko) | 다수의 tdm 채널의 송신 동시정합장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20041227 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |