KR20020073935A

KR20020073935A - Signal level converter

Info

Publication number: KR20020073935A
Application number: KR1020010013897A
Authority: KR
Inventors: 황성식
Original assignee: 삼성전자 주식회사
Priority date: 2001-03-17
Filing date: 2001-03-17
Publication date: 2002-09-28
Also published as: KR100723468B1

Abstract

PURPOSE: A signal level converter is provided, which maintains a high signal fidelity when converting a signal having a PECL(Pseudo Emitter Coupled Logic) level into a signal having a CMOS signal level. CONSTITUTION: The signal level converter comprises a reference voltage bias circuit(11), the first comparator(12), the second comparator(13), the third comparator(14) and a buffer(15). The reference voltage bias circuit generates a reference voltage(VREF). The first comparator compares the reference voltage with an input signal(PECL IN) having a PECL level, and the second comparator compares the reference voltage with the input signal. But the input signal is inputted to a negative input port of the first comparator and to a positive input port of the second comparator. Therefore, the first and the second comparator output signals having increased voltage swing than the input signal and a phase difference of 180 degree each other. The third comparator compares output signals of the first and the second comparator, and outputs a signal having a further increased voltage swing than the input signal. The buffer outputs a signal(CMOS OUT) having a CMOS level by buffering an output signal of the third comparator.

Description

Signal level converter

본 발명은 반도체 집적회로에 관한 것으로, 특히 PECL(Pseudo Emitter Coupled Logic) 레벨을 갖는 신호를 CMOS(Complementary Metal OxideSemiconductor) 레벨을 갖는 신호로 변환하는 신호레벨 변환기(Signal level converter)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a signal level converter for converting a signal having a PECL (Pseudo Emitter Coupled Logic) level into a signal having a Complementary Metal Oxide Semiconductor (CMOS) level.

일반적으로 PECL은 특수한 논리회로로서 고속의 논리연산이나 고속의 데이터 전송에 사용되고, CMOS 로직은 저전력 회로에 주로 사용된다. 따라서 PECL과 CMOS가 적절히 결합되면 통신, 데이터 처리 및 기타 여러 전자시스템에 응용되어 고속화와 저전력화가 동시에 실현될 수 있는 장점이 있다.In general, PECL is a special logic circuit used for high-speed logic operation or high-speed data transfer, and CMOS logic is mainly used for low-power circuits. Therefore, when PECL and CMOS are properly combined, they can be applied to communication, data processing, and many other electronic systems to realize high speed and low power simultaneously.

그런데 CMOS와 PECL은 서로 다른 논리레벨을 사용하므로 양자를 서로 적절히 인터페이스(Interface)하는 기술이 필요하다. 즉 CMOS 회로와 PECL 회로를 인터페이스하기 위해서, PECL 회로의 출력은 적절한 신호레벨 변환기를 거쳐 CMOS 회로가 요구하는 레벨로 변환되어야 한다. 또한 신호레벨 변환기는 전달 지연시간(Propagation Delay Time)을 최소화하고 고속에서도 신호충실도(Signal Fidelity)를 유지해야 한다.However, since CMOS and PECL use different logic levels, a technique for properly interfacing the two is required. In other words, in order to interface the CMOS circuit and the PECL circuit, the output of the PECL circuit must be converted to the level required by the CMOS circuit through an appropriate signal level converter. Signal level translators must also minimize propagation delay time and maintain signal fidelity at high speeds.

그러나 종래의 신호레벨 변환기는 PECL 레벨을 갖는 신호를 CMOS 레벨을 갖는 신호로 변환할 때 신호충실도가 떨어지는 단점이 있다.However, the conventional signal level converter has a disadvantage in that signal fidelity is lowered when converting a signal having a PECL level into a signal having a CMOS level.

따라서 본 발명이 이루고자하는 기술적 과제는, PECL 레벨을 갖는 신호를 CMOS 레벨을 갖는 신호로 변환할 때 높은 신호충실도를 유지하는 신호레벨 변환기를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a signal level converter that maintains high signal fidelity when converting a signal having a PECL level into a signal having a CMOS level.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of the drawings is provided.

도 1은 본 발명의 바람직한 실시예에 따른 신호레벨 변환기의 블락도이다.1 is a block diagram of a signal level converter according to a preferred embodiment of the present invention.

도 2는 도 1에 도시된 기준전압 바이어스 회로의 일예를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating an example of the reference voltage bias circuit shown in FIG. 1.

도 3은 도 1에 도시된 제1 및 제2비교기의 일예를 나타내는 회로도이다.3 is a circuit diagram illustrating an example of the first and second comparators shown in FIG. 1.

도 4는 도 1에 도시된 제3비교기의 일예를 나타내는 회로도이다.4 is a circuit diagram illustrating an example of a third comparator shown in FIG. 1.

도 5는 도 1에 도시된 버퍼의 일예를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating an example of the buffer illustrated in FIG. 1.

도 6은 도 1의 본 발명에 따른 신호레벨 변환기의 동작을 검증하기 위한 시뮬레이션 결과를 나타내는 도면이다.6 is a view showing a simulation result for verifying the operation of the signal level converter according to the present invention of FIG.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 신호레벨 변환기는, 기준전압을 발생시키는 기준전압 바이어스 회로, 상기 기준전압과 입력신호를 비교하는 제1비교기, 상기 기준전압과 상기 입력신호를 비교하는 제2비교기, 상기 제1비교기의 출력신호와 상기 제2비교기의 출력신호를 비교하는 제3비교기, 및 상기 제3비교기의 출력신호를 버퍼링하여 출력하는 버퍼를 구비하는 것을 특징으로 한다.The signal level converter according to the present invention for achieving the above technical problem, a reference voltage bias circuit for generating a reference voltage, a first comparator for comparing the reference voltage and the input signal, comparing the reference voltage and the input signal And a second comparator, a third comparator for comparing the output signal of the first comparator and an output signal of the second comparator, and a buffer for buffering and outputting the output signal of the third comparator.

상기 입력신호는 상기 제1비교기의 부 입력단자로 입력되고 상기 제2비교기의 정 입력단자로 입력된다.The input signal is input to the negative input terminal of the first comparator and the positive input terminal of the second comparator.

상기 입력신호는 PECL 레벨을 갖는 신호이고 상기 버퍼의 출력신호는 CMOS 레벨을 갖는 신호이다.The input signal is a signal having a PECL level and the output signal of the buffer is a signal having a CMOS level.

바람직하기에는 상기 기준전압 바이어스 회로는, 소정의 바이어스 전류에 대응하는 바이어스 전압을 발생하는 바이어스 부, 제1전원전압과 상기 기준전압을 출력하는 출력단 사이에 접속되고 상기 바이어스 전압에 응답하여 전류를 소싱하는 전류원, 및 상기 출력단과 제2전원전압 사이에 접속되는 전압기준 부를 구비한다.Preferably, the reference voltage bias circuit is connected to a bias unit for generating a bias voltage corresponding to a predetermined bias current, connected between a first power supply voltage and an output terminal for outputting the reference voltage, and sourcing a current in response to the bias voltage. And a voltage reference section connected between the current source and the output terminal and the second power supply voltage.

바람직하기에는 상기 제1비교기 및 제2비교기는 각각, 바이어스 전압을 발생하는 바이어스 부, 제1전원전압과 내부노드 사이에 접속되고 정 입력단자로 입력되는 신호와 부 입력단자로 입력되는 신호를 수신하여 차동증폭하는 차동증폭 부, 및 상기 내부노드와 제2전원전압 사이에 접속되고 상기 바이어스 전압에 응답하여 전류를 소싱하는 전류원을 구비한다.Preferably, the first comparator and the second comparator are each connected to a bias unit for generating a bias voltage, a signal connected between a first power supply voltage and an internal node and input to a positive input terminal and a negative input terminal. And a differential amplifying section that is differentially amplified, and a current source connected between the internal node and the second power supply voltage and sourcing a current in response to the bias voltage.

바람직하기에는 상기 제3비교기는, 정 입력단자로 입력되는 신호와 부 입력단자로 입력되는 신호를 수신하여 차동증폭하는 차동증폭기를 구비한다.Preferably, the third comparator includes a differential amplifier receiving and differentially amplifying a signal input to the positive input terminal and a signal input to the negative input terminal.

바람직하기에는 상기 버퍼는 짝수개의 인버터를 구비한다.Preferably the buffer has an even number of inverters.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1을 참조하면, 본 발명의 실시예에 따른 신호레벨 변환기는, 기준전압 바이어스 회로(11), 제1비교기(12), 제2비교기(13), 제3비교기(14), 및 버퍼(15)를 구비한다.Referring to FIG. 1, a signal level converter according to an exemplary embodiment of the present invention may include a reference voltage bias circuit 11, a first comparator 12, a second comparator 13, a third comparator 14, and a buffer ( 15).

기준전압 바이어스 회로(11)는 기준전압(VREF)을 발생시킨다. 제1비교기(12)는 기준전압(VREF)과 외부에서 인가되는 PECL 레벨을 갖는 입력신호(PECL IN)를 비교하고, 또한 제2비교기(13)도 기준전압(VREF)과 입력신호(PECL IN)를 비교한다. 그러나 입력신호(PECL IN)는 제1비교기(12)의 부 입력단자로 입력되고 제2비교기(13)의 정 입력단자로 입력된다. 따라서 제1비교기(12)와 제2비교기(13)는 서로 180도의 위상차를 갖고 입력신호(PECL IN)에 비해 전압스윙이 증가된 신호들을 출력한다.The reference voltage bias circuit 11 generates the reference voltage VREF. The first comparator 12 compares the reference voltage VREF with the input signal PECL IN having the PECL level applied from the outside, and the second comparator 13 also compares the reference voltage VREF with the input signal PECL IN. ). However, the input signal PECL IN is input to the negative input terminal of the first comparator 12 and the positive input terminal of the second comparator 13. Therefore, the first comparator 12 and the second comparator 13 output signals having a phase difference of 180 degrees and having increased voltage swing compared to the input signal PECL IN.

한편 PECL 레벨을 갖는 입력신호(PECL IN)의 논리 하이레벨(VIH)은 2.4볼트이고 논리 로우레벨(VIL)는 1.6볼트이다. 이값들은 표준화되어 있는 논리레벨들이고 0.8볼트의 전압스윙(Voltage Swing)을 갖는다. 따라서 기준전압(VREF)은 VIH와VIL의 중간 레벨인 2.0볼트로 일정하게 고정되는 것이 바람직하다.On the other hand, the logic high level VIH of the input signal PECL IN having the PECL level is 2.4 volts and the logic low level VIL is 1.6 volts. These values are standardized logic levels and have a voltage swing of 0.8 volts. Therefore, the reference voltage VREF is preferably fixed at 2.0 volts, which is an intermediate level between VIH and VIL.

제3비교기(14)는 제1비교기(12)의 출력신호와 제2비교기(13)의 출력신호를 비교하고 입력신호(PECL IN)에 비해 전압스윙이 더 증가된 신호를 출력한다. 버퍼(15)는 제3비교기(14)의 출력신호를 버퍼링하여 CMOS 레벨을 갖는 신호(CMOS OUT)를 출력한다. 신호(CMOS OUT)의 논리 하이레벨(VIH)은 3.3볼트이고 논리 로우레벨(VIL)는 0볼트이다. 이값들은 표준화되어 있는 논리레벨들이고 3.3볼트의 전압스윙(Voltage Swing)을 갖는다.The third comparator 14 compares the output signal of the first comparator 12 with the output signal of the second comparator 13 and outputs a signal having an increased voltage swing compared to the input signal PECL IN. The buffer 15 buffers the output signal of the third comparator 14 and outputs a signal having a CMOS level (CMOS OUT). The logic high level VIH of the signal CMOS OUT is 3.3 volts and the logic low level VIL is 0 volts. These values are standardized logic levels and have a voltage swing of 3.3 volts.

도 2를 참조하면, 기준전압 바이어스 회로는 바이어스 부(21), 전류원(22), 및 전압기준 부(23)를 구비한다.Referring to FIG. 2, the reference voltage bias circuit includes a bias unit 21, a current source 22, and a voltage reference unit 23.

바이어스 부(21)는 소정의 바이어스 전류(IBIAS)에 대응하는 바이어스 전압(VBIAS1)을 발생한다. 바이어스 부(21)는 소오스에 전원전압(VDD)이 인가되고 게이트와 드레인이 공통 접속되는 피모스 트랜지스터(P21)로 구성된다. 피모스 트랜지스터(P21)의 게이트 전압이 바이어스 전압(VBIAS1)이 된다.The bias unit 21 generates a bias voltage VBIAS1 corresponding to the predetermined bias current IBIAS. The bias unit 21 is composed of a PMOS transistor P21 to which a power supply voltage VDD is applied to a source and a gate and a drain are commonly connected. The gate voltage of the PMOS transistor P21 becomes the bias voltage VBIAS1.

전류원(22)은 전원전압(VDD)과 기준전압(VREF)을 출력하는 출력단 사이에 접속되고 바이어스 전압(VBIAS1)에 응답하여 전류를 소싱한다. 전류원(22)은 소오스에 전원전압(VDD)이 인가되고 게이트에 바이어스 전압(VBIAS1)이 인가되며 드레인으로부터 기준전압(VREF)이 출력되는 피모스 트랜지스터(P22)로 구성된다.The current source 22 is connected between the power supply voltage VDD and the output terminal for outputting the reference voltage VREF and sources the current in response to the bias voltage VBIAS1. The current source 22 includes a PMOS transistor P22 to which a power supply voltage VDD is applied to a source, a bias voltage VBIAS1 is applied to a gate, and a reference voltage VREF is output from a drain.

전압기준 부(23)는 드레인과 게이트가 피모스 트랜지스터(P22)의 드레인에공통 연결되는 엔모스 트랜지스터(N21)와 드레인과 게이트가 엔모스 트랜지스터(N21)의 소오스에 공통 연결되고 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N22)로 구성된다. 따라서 엔모스 트랜지스터(N21)와 엔모스 트랜지스터(N22)는 다이오드 형태를 형성한다.The voltage reference unit 23 has an NMOS transistor N21 in which a drain and a gate are commonly connected to the drain of the PMOS transistor P22, a drain and a gate are commonly connected to a source of the NMOS transistor N21, and a ground voltage is applied to the source. An NMOS transistor N22 to which (VSS) is applied. Therefore, the NMOS transistor N21 and the NMOS transistor N22 form a diode.

도 3을 참조하면, 제1 및 제2비교기는 각각, 바이어스 부(31), 차동증폭 부(32), 및 전류원(33)을 구비한다.Referring to FIG. 3, the first and second comparators each include a bias unit 31, a differential amplifier 32, and a current source 33.

바이어스 부(31)는 바이어스 전압(BIAS2)을 발생한다. 바이어스 부(31)는 소오스에 전원전압(VDD)이 인가되고 게이트와 드레인이 공통 접속되는 피모스 트랜지스터(P21)와 드레인과 게이트가 피모스 트랜지스터(P21)의 드레인에 공통 접속되고 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N31)로 구성된다. 엔모스 트랜지스터(N31)의 게이트 전압이 바이어스 전압(VBIAS2)이 된다.The bias unit 31 generates a bias voltage BIAS2. The bias unit 31 has a PMOS transistor P21 to which a power supply voltage VDD is applied to a source, and a gate and a drain are commonly connected, and a drain and a gate are commonly connected to a drain of the PMOS transistor P21 and a ground voltage to the source. An NMOS transistor N31 to which (VSS) is applied. The gate voltage of the NMOS transistor N31 becomes the bias voltage VBIAS2.

차동증폭 부(32)는 전원전압(VDD)과 내부노드(N) 사이에 접속되고 정 입력단자(V+)로 입력되는 신호와 부 입력단자(V-)로 입력되는 신호를 수신하여 차동증폭한다. 제1비교기(12)의 경우에는 정 입력단자(V+)로 기준전압(VREF)이 입력되고 부 입력단자(V-)로 입력신호(PECL IN)가 입력된다. 이와 반대로 제2비교기(13)의 경우에는 정 입력단자(V+)로 입력신호(PECL IN)가 입력되고 부 입력단자(V-)로 기준전압(VREF)이 입력된다.The differential amplifier 32 receives a signal input between the power supply voltage VDD and the internal node N and is input to the positive input terminal V + and a signal input to the negative input terminal V− to differentially amplify the signal. . In the first comparator 12, the reference voltage VREF is input to the positive input terminal V + and the input signal PECL IN is input to the negative input terminal V-. On the contrary, in the second comparator 13, the input signal PECL IN is input to the positive input terminal V + and the reference voltage VREF is input to the negative input terminal V-.

차동증폭 부(32)는 통상의 차동증폭기 형태이며 두개의 피모스 트랜지스터들(P32,P33)과 두개의 엔모스 트랜지스터들(N32,N33)로 구성된다.The differential amplifier 32 is a conventional differential amplifier type and consists of two PMOS transistors P32 and P33 and two NMOS transistors N32 and N33.

전류원(33)은 내부노드(N)와 접지전압(VSS) 사이에 접속되고 바이어스 전압(VBIAS2)에 응답하여 전류를 소싱한다. 전류원(33)은 내부노드(N)에 드레인이 연결되고 게이트에 바이어스 전압(VBIAS)이 인가되며 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터(N34)로 구성된다.The current source 33 is connected between the internal node N and the ground voltage VSS and sources the current in response to the bias voltage VBIAS2. The current source 33 includes an NMOS transistor N34 having a drain connected to an internal node N, a bias voltage VBIAS applied to a gate, and a ground voltage VSS applied to a source.

도 4를 참조하면, 제3비교기는 정 입력단자(V+)로 입력되는 신호와 부 입력단자(V-)로 입력되는 신호를 수신하여 차동증폭하는 통상의 차동증폭기 형태이며 두개의 피모스 트랜지스터들(P41,P42)과 두개의 엔모스 트랜지스터들(N41,N42)로 구성된다.Referring to FIG. 4, the third comparator is a conventional differential amplifier in which a signal input to the positive input terminal V + and a negative input terminal V- are differentially amplified and two PMOS transistors. P41 and P42 and two NMOS transistors N41 and N42.

정 입력단자(V+)로는 제2비교기(13)의 출력신호가 입력되고 부 입력단자(V-)로는 제1비교기(12)의 출력신호가 입력된다.The output signal of the second comparator 13 is input to the positive input terminal V +, and the output signal of the first comparator 12 is input to the negative input terminal V-.

도 5를 참조하면, 버퍼는 짝수개의 인버터들(51 내지 54)를 구비하며 여기에서는 4개의 인버터를 구비하는 경우가 도시되어 있다.Referring to FIG. 5, the buffer has an even number of inverters 51 to 54, where four inverters are shown.

첫단의 인버터(51)는 두개의 피모스 트랜지스터들(P51,P52)과 두개의 엔모스 트랜지스터들(N51,N52)로 구성된다. 피모스 트랜지스터(P51)의 게이트에는 접지전압(VSS)이 인가되어 항상 턴온되어 있으며 또한 엔모스 트랜지스터(N52)의 게이트에는 전원전압(VDD)이 인가되어 항상 턴온되어 있다.The first inverter 51 is composed of two PMOS transistors P51 and P52 and two NMOS transistors N51 and N52. The ground voltage VSS is applied to the gate of the PMOS transistor P51 and is always turned on, and the power supply voltage VDD is applied to the gate of the NMOS transistor N52 and is always turned on.

두번째 내지 네번째 인버터들(52,53,54)은 통상의 인버터 형태로서 각각 하나의 피모스 트랜지스터(P53,P54,P55)와 하나의 엔모스 트랜지스터(N53,N54,N55)로구성된다.The second to fourth inverters 52, 53, and 54 are in the form of a conventional inverter, and each includes one PMOS transistor P53, P54, and P55 and one NMOS transistor N53, N54, and N55.

도 6은 도 1의 본 발명에 따른 신호레벨 변환기의 동작을 검증하기 위한 시뮬레이션 결과를 나타내는 도면이다. 여기에서 PECL IN은 PECL 레벨을 갖는 입력신호를 나타내고 CMOS OUT은 본 발명에 따른 신호레벨 변환기의 출력신호를 나타낸다.6 is a view showing a simulation result for verifying the operation of the signal level converter according to the present invention of FIG. Here PECL IN represents an input signal having a PECL level and CMOS OUT represents an output signal of a signal level converter according to the present invention.

도 6을 참조하면 출력신호(CMOS OUT)의 논리 하이레벨(VIH)은 3.3볼트 정도이고 논리 로우레벨(VIL)는 0볼트 정도로서, 높은 신호충실도를 유지하면서 PECL 레벨이 CMOS 레벨로 적절히 변환된 것을 볼 수 있다.Referring to FIG. 6, the logic high level VIH of the output signal CMOS OUT is about 3.3 volts and the logic low level VIL is about 0 volts. The PECL level is properly converted to the CMOS level while maintaining high signal fidelity. can see.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 신호레벨 변환기는 높은 신호충실도를 유지하면서 PECL 레벨을 CMOS 레벨로 적절히 변환할 수 있는 장점이 있다.As described above, the signal level converter according to the present invention has an advantage of properly converting the PECL level to the CMOS level while maintaining high signal fidelity.

Claims

A reference voltage bias circuit for generating a reference voltage;

A first comparator for comparing the reference voltage and an input signal;

A second comparator comparing the reference voltage with the input signal;

A third comparator for comparing the output signal of the first comparator with the output signal of the second comparator; And

And a buffer for buffering and outputting the output signal of the third comparator.

The signal level converter of claim 1, wherein the input signal is input to the negative input terminal of the first comparator and to the positive input terminal of the second comparator.

The signal level converter of claim 1, wherein the input signal is a signal having a PECL (Pseudo Emitter Coupled Logic) level and the output signal of the buffer is a signal having a Complementary Metal Oxide Semiconductor (CMOS) level.

The method of claim 1, wherein the reference voltage bias circuit,

A bias unit generating a bias voltage corresponding to a predetermined bias current;

A current source connected between a first power supply voltage and an output terminal for outputting the reference voltage and sourcing a current in response to the bias voltage; And

And a voltage reference section connected between the output terminal and the second power supply voltage.

The method of claim 1, wherein the first comparator and the second comparator, respectively

A bias unit for generating a bias voltage;

A differential amplifier unit which is connected between the first power supply voltage and the internal node and differentially receives a signal input to the positive input terminal and a signal input to the negative input terminal; And

And a current source connected between said internal node and a second power supply voltage and sourcing a current in response to said bias voltage.

The method of claim 1, wherein the third comparator,

And a differential amplifier configured to receive a signal input to the positive input terminal and a signal input to the negative input terminal and differentially amplify the signal.

The signal level converter of claim 1, wherein the buffer has an even number of inverters.