KR20020071183A - Semiconductor circuit for controlling clock skew and method of clock tree synthesis - Google Patents
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Abstract
Description
본 발명은 반도체 회로 설계의 래이 아웃단계에서 클럭 전송 라인들간의 스큐를 맞추기 위한 반도체 회로 및 클럭 트리 합성 방법에 관한 것이다.The present invention relates to a semiconductor circuit and a clock tree synthesis method for matching skew between clock transmission lines in a layout phase of a semiconductor circuit design.
하나의 기준 클럭에 복수개의 전송라인들이 연결되는 경우, 전송라인들간의 저항이 다르거나 하는 등의 이유로 각 전송라인에 연결된 소자를 구동하는 크럭 스큐가 달라지는 경우가 있다. 따라서 회로의 디자인시에 클럭 스큐 에러를 미리 고려하여 각 전송라인간의 클럭 스큐를 맞추어야할 필요가 있다.When a plurality of transmission lines are connected to one reference clock, the clock skew for driving a device connected to each transmission line may vary due to a difference in resistance between the transmission lines. Therefore, it is necessary to adjust the clock skew between transmission lines in consideration of the clock skew error in the design of the circuit.
도 1은 종래의 다중 클럭 드라이버를 구비하는 클럭 네트워크를 나타내는 회로도이다.1 is a circuit diagram illustrating a clock network including a conventional multiple clock driver.
도 1에 도시된 종래의 클럭 네트워크는, 기준 클럭 발생 수단(I1), 기준 클럭 발생 수단(I1)에 각각 연결되고 기준 클럭에 응답하여 새로운 클럭을 발생하는 클럭 발생 수단(FF1, FF2)을 구비하는 복수개의 클럭 전송 라인들(BR1, BR2, BR3) 및 컴비네이셔널 로직들(C0M1, COM11, COM2, COM21, COM3)을 구비한다.The conventional clock network shown in FIG. 1 has clock generation means FF1 and FF2 connected to the reference clock generating means I1 and the reference clock generating means I1, respectively, and generate a new clock in response to the reference clock. A plurality of clock transmission lines BR1, BR2, BR3 and combinational logics C0M1, COM11, COM2, COM21, and COM3 are provided.
제 1 전송라인(BR1)은 기준 클럭 발생 수단(I1)에 연결되고, 기준 클럭에 응답하여 제 1 클럭(CLOCK1)을 발생하는 제 1 클럭 발생수단(FF1)을 구비한다. 제 1 클럭(CLOCK1)은 컴비네이셔널 로직(COM11)을 통과하여 제 1 전송라인(BR1)의 종단에 연결된 플립 플랍들(FF11, FF12)로 인가된다. 여기서 컴비네이셔널 로직(COM1, COM11)은 클럭이 통과될 경우 자체 지연시간은 가지나 클럭의 종단으로 인식되지 않는 인버터, 앤드 게이트나 노아 게이트 등의 소자를 구비하는 로직을 의미한다.The first transmission line BR1 is connected to the reference clock generating means I1 and includes first clock generating means FF1 for generating the first clock CLOCK1 in response to the reference clock. The first clock CLOCK1 is applied to the flip flops FF11 and FF12 connected to the end of the first transmission line BR1 through the combinational logic COM11. Here, the combinational logic COM1 and COM11 refers to logic including an inverter, an end gate, and a noah gate that have its own delay time but are not recognized as an end of the clock when the clock passes.
제 2 전송라인(BR2)은 기준 클럭 발생 수단(I1)에 연결되고, 기준 클럭에 응답하여 제 2 클럭(CLOCK2)을 발생하는 제 2 클럭 발생수단(FF2)을 구비한다. 제 2 클럭(CLOCK2)은 컴비네이셔널 로직(COM21)을 통과하여 제 2 전송라인(BR2)의 종단에 연결된 플립 플랍들(FF21, FF22)로 인가된다.The second transmission line BR2 is connected to the reference clock generating means I1 and includes second clock generating means FF2 for generating a second clock CLOCK2 in response to the reference clock. The second clock CLOCK2 is applied to the flip flops FF21 and FF22 connected to the end of the second transmission line BR2 through the combinational logic COM21.
제 3 전송라인(BR3)은 기준 클럭을 제 3 클럭(CLOCK3)으로 하여 컴비네이셔널 로직(COM3)을 통과하고 제 3 전송라인(BR3)의 종단에 연결된 플립 플랍들(FF31, FF32)로 인가된다.The third transmission line BR3 passes through the combinational logic COM3 with the reference clock as the third clock CLOCK3 and to the flip flops FF31 and FF32 connected to the end of the third transmission line BR3. Is approved.
제 1클럭(CLOCK1), 제 2 클럭(CLOCK2) 및 제 3 클럭(CLOCK3)은 서로 다른 주기를 가지는 서로 독립된 클럭들이지만 회로의 디자인의 특성상 이들 클럭들간의 스큐를 서로 맞추어야 한다. 클럭들간의 스큐 조정을 위한 클럭 트리 합성(CTS: clock tree synthesis)에서는 소스 클럭으로부터 클럭 트리 합성(CTS)을 수행하여 클럭 발생 수단의 클럭 핀에 도달하는 경우 클럭 트리 합성(CTS)이 종료된다. 즉, 클럭 핀이 클럭 트리 합성(CTS)의 종단이 된다. 기준 클럭 발생 수단(I1)에서 발생되는 기준 클럭을 소스 클럭(source clock)으로 하여 클럭들간의 스큐를 조정하는 클럭 트리 합성(CTS)을 수행하면, 제 1 클럭 발생수단(FF1)과 제 2 클럭 발생수단(FF2)의 클럭 핀이 클럭 트리 합성(CTS)의 종단이 된다. 따라서, 제 1클럭(CLOCK1), 제 2클럭(CLOCK2) 및 제 3클럭(CLOCK3)의 전송라인들간의 클럭 스큐를 맞출 수 없다.Although the first clock CLOCK1, the second clock CLOCK2, and the third clock CLOCK3 are independent clocks having different periods, the skew between these clocks must be matched with each other due to the design of the circuit. In clock tree synthesis (CTS) for skew adjustment between clocks, clock tree synthesis (CTS) is terminated when clock tree synthesis (CTS) is performed from a source clock to reach a clock pin of a clock generator. In other words, the clock pin is the end of the clock tree synthesis (CTS). When a clock tree synthesis (CTS) for adjusting the skew between clocks is performed by using the reference clock generated by the reference clock generator I1 as a source clock, the first clock generator FF1 and the second clock. The clock pin of the generating means FF2 is the end of the clock tree synthesis (CTS). Therefore, the clock skew between the transmission lines of the first clock CLOCK1, the second clock CLOCK2, and the third clock CLOCK3 may not be matched.
기존에는 제 1클럭(CLOCK1), 제 2클럭(CLOCK2) 및 제 3클럭(CLOCK3)을 기준 클럭으로 하여 각각 세 번에 걸쳐서 클럭 트리 합성(CTS)을 수행하였다. 이 경우에도 각각의 전송라인들(BR1, BR2, BR3)내의 클럭 스큐는 맞출 수 있으나 각각의 전송라인(BR1, BR2, BR3)간의 클럭 스큐는 맞출 수 없는 문제가 있다. 이 때, 기존의 클럭 트리 합성(CTS) 방법에서는, 각 전송라인(BR1, BR2, BR3)내에 수작업으로 지연 버퍼를 삽입하여 각 전송라인간의 클럭 스큐를 맞추어간다. 그리고, 래이아웃(layout) 상에서의 네트 리스트(netlist)의 수정이 용이하지 않은 경우는 네트 리스트(netlist)상에서 지연 버퍼를 삽입하면서 각 전송라인 (BR1, BR2, BR3)간의 클럭 스큐를 맞추어간다. 그러나, 네트리스트(netlist)상에서 지연 값을 예상하여 지연 버퍼를 삽입해도 실제 시뮬레이션을 해보면 예측한 값과 다소 차이가 발생하는 게 일반적이다. 또한 각 전송라인(BR1, BR2, BR3)간의 클럭 스큐를 맞추기 위해 수작업으로 지연 버퍼를 삽입하거나 네트리스트(netlist)의 수정을 하거나 하는 것은 시간과 노력이 많이 드는 문제가 있다.Conventionally, clock tree synthesis (CTS) has been performed three times using the first clock CLOCK1, the second clock CLOCK2, and the third clock CLOCK3 as reference clocks. Even in this case, the clock skew in each of the transmission lines BR1, BR2, and BR3 may be set, but the clock skew between each of the transmission lines BR1, BR2, and BR3 may not be set. At this time, in the conventional clock tree synthesis (CTS) method, a delay buffer is manually inserted into each transmission line BR1, BR2, and BR3 to adjust the clock skew between each transmission line. If it is not easy to modify the netlist on the layout, the clock skew between the transmission lines BR1, BR2, BR3 is adjusted while inserting a delay buffer on the netlist. However, even when a delay buffer is inserted in anticipation of a delay value on a netlist, it is generally different from the predicted value in actual simulation. In addition, manually inserting a delay buffer or modifying a netlist in order to match the clock skew between transmission lines BR1, BR2, and BR3 has a problem of time and effort.
본 발명이 이루고자하는 기술적 과제는, 전송라인들간의 클럭 스큐를 맞추기 위한 반도체 회로를 제공하는 데 있다.An object of the present invention is to provide a semiconductor circuit for matching the clock skew between transmission lines.
본 발명이 이루고자하는 다른 기술적 과제는, 전송라인들간의 클럭 스큐를 맞추기 위한 클럭 트리 합성방법을 제공하는 데 있다.Another object of the present invention is to provide a clock tree synthesis method for matching clock skew between transmission lines.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 종래의 다중 클럭 드라이버를 구비하는 클럭 네트워크를 나타내는 회로도이다.1 is a circuit diagram illustrating a clock network including a conventional multiple clock driver.
도 2는 본 발명의 실시예에 따른 반도체 회로의 회로도이다.2 is a circuit diagram of a semiconductor circuit according to an embodiment of the present invention.
도 3a는 도 1의 클럭 발생 수단을 설명하는 도면이다.3A is a diagram for explaining the clock generating means of FIG.
도 3b는 도 2의 치환 클럭 수단을 설명하는 도면이다.3B is a diagram for explaining the substitution clock means of FIG.
도 4는 도 2의 치환 클럭 발생 수단을 간략화하여 클럭 네트워크를 나타낸 도면이다.4 is a diagram illustrating a clock network by simplifying the substitution clock generating unit of FIG. 2.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 기준 클럭을 발생하는 기준 클럭 발생 수단 및 복수개의 클럭 전송 라인들을 구비하는 것을 특징으로 하는 반도체 회로가 제공된다.According to the present invention for achieving the above technical problem, there is provided a semiconductor circuit comprising a reference clock generating means for generating a reference clock and a plurality of clock transmission lines.
상기 복수개의 클럭 전송라인들은 상기 기준 클럭 발생 수단에 각각 연결되고 상기 기준 클럭에 응답하여 새로운 클럭을 발생하는 클럭 발생 수단을 구비한다. 상기 클럭 발생 수단은 래이 아웃 단계에서 상기 복수개의 클럭 전송 라인들간의 클럭 스큐를 맞추는 것이 가능한 치환 클럭 발생 수단으로 대체될 수 있다.The plurality of clock transmission lines are respectively provided with clock generation means connected to the reference clock generation means and generating a new clock in response to the reference clock. The clock generating means may be replaced by a replacement clock generating means capable of matching a clock skew between the plurality of clock transmission lines in a lay out step.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 기준 클럭을 발생하는 기준 클럭 발생 수단과, 상기 기준 클럭 발생 수단에 각각 연결되고 상기 기준 클럭에 응답하여 새로운 클럭을 발생하는 클럭 발생 수단을 구비하는 복수개의 클럭 전송 라인들 사이의 클럭 스큐를 맞추기 위한 클럭 트리 합성 방법에 있어서 (a) 상기 기준 클럭 발생 수단으로부터 클럭 스큐의 조절을 위한 시뮬레이션을 시행하는 단계, (b) 래이 아웃시 상기 클럭 발생 수단을 일정한 치환 클럭 발생 수단으로 교체하는 단계, (c) 상기 기준 클럭 발생 수단으로부터 다시 클럭 스큐의 조절을 위한 시뮬레이션을 시행하고 스큐를 조정하는 단계, (d) 상기 치환 클럭 발생 수단을 상기 클럭 발생 수단으로 교체하는 단계를 구비하는 것을 특징으로 하는 클럭 트리 합성 방법이 제공된다.According to the present invention for achieving the another technical problem, a reference clock generating means for generating a reference clock, and a clock generating means for generating a new clock in response to the reference clock and connected to the reference clock generating means, respectively; A clock tree synthesizing method for matching clock skew between a plurality of clock transmission lines, the method comprising: (a) performing a simulation for adjustment of clock skew from the reference clock generating means; and (b) the clock generating means at lay out. Replacing (c) with a constant replacement clock generating means, (c) performing a simulation for adjusting the clock skew from the reference clock generating means and adjusting the skew, and (d) replacing the replacing clock generating means with the clock generating means. The clock tree synthesizing method comprising the steps of: It is.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 2는 본 발명의 실시예에 따른 반도체 회로의 회로도이다.2 is a circuit diagram of a semiconductor circuit according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 회로는, 기준 클럭을 발생하는 기준 클럭 발생 수단(I1) 및 기준 클럭 발생 수단(I1)에 각각 연결되고 기준 클럭에 응답하여 새로운 클럭을 발생하는 클럭 발생 수단을 구비하는 복수개의클럭 전송 라인들(BR1, BR2, BR3)을 구비한다. 클럭 발생 수단은 래이 아웃 단계에서 복수개의 클럭 전송 라인들(BR1, BR2, BR3)간의 클럭 스큐를 맞추는 것이 가능한 치환 클럭 발생 수단(IC1, IC2)으로 대체될 수 있는 것을 특징으로 한다.2, a semiconductor circuit according to an embodiment of the present invention is connected to a reference clock generating means I1 and a reference clock generating means I1 for generating a reference clock, respectively, and generates a new clock in response to the reference clock. A plurality of clock transmission lines BR1, BR2, BR3 having a clock generating means is provided. The clock generating means may be replaced by the replacement clock generating means IC1 and IC2 capable of matching the clock skew between the plurality of clock transmission lines BR1, BR2, and BR3 in the layout step.
도 3a는 도 1의 클럭 발생 수단을 설명하는 도면이다.3A is a diagram for explaining the clock generating means of FIG.
도 3b는 도 2의 치환 클럭 수단을 설명하는 도면이다.3B is a diagram for explaining the substitution clock means of FIG.
이하 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 반도체 회로의 동작 및 클럭 트리 합성 방법이 상세히 설명된다.Hereinafter, an operation of a semiconductor circuit and a clock tree synthesis method according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3.
기준 클럭 발생 수단(I1)에 각각 연결된 클럭 전송 라인들(BR1, BR2, BR3)간의 스큐를 맞추기 위한 클럭 트리 합성의 원리는, 래이 아웃단계에서 기준 클럭의 종단으로 인식되어 클럭 트리 합성이 정지되는 클럭 발생 수단을 기준 클럭의 종단으로 인식되지 않는 컴비네이셔널 로직적인 특성을 가지는 클럭 발생 수단으로 대체하는 것이다. 이러한 컴비네이셔널 로직적인 특성을 가지는 클럭 발생 수단이 치환 클럭 발생 수단(IC1, IC2)이며, 클럭 트리 합성은 치환 클럭 발생 수단(IC1, IC2)에서 끝나지 않고 치환 클럭 발생 수단(IC1, IC2)을 통과하여 수행되며 따라서 각 전송라인들(BR1, BR2, BR3)간의 스큐가 한번에 조정될 수 있다.The principle of clock tree synthesis for matching skew between clock transmission lines BR1, BR2, and BR3 respectively connected to the reference clock generating means I1 is that the clock tree synthesis is stopped because it is recognized as the end of the reference clock in the layout step. The clock generating means is replaced with a clock generating means having a combinational logic characteristic that is not recognized as the end of the reference clock. The clock generation means having such a combinational logic characteristic is the replacement clock generation means IC1 and IC2, and the clock tree synthesis is not completed by the replacement clock generation means IC1 and IC2, and the replacement clock generation means IC1 and IC2 are used. It is carried out through and thus the skew between each transmission line BR1, BR2, BR3 can be adjusted at once.
먼저, 기준 클럭 발생 수단(I1)을 소스 클럭으로 하여 각 전송라인(BR1, BR2, BR3)의 클럭 스큐를 맞추기 위한 클럭 트리 합성을 수행한다. 이 때 클럭 발생 수단을 치환 클럭 발생 수단(IC1, IC2)으로 치환한다.First, clock tree synthesis is performed to match the clock skew of each of the transmission lines BR1, BR2, and BR3 using the reference clock generating means I1 as a source clock. At this time, the clock generation means is replaced with the replacement clock generation means IC1 and IC2.
도 3a 및 b를 참조하여 치환 클럭 발생 수단이 설명된다.Substitution clock generating means is described with reference to Figs. 3A and 3B.
일반적인 클럭 발생 수단(301)은 기준 클럭을 받아 스스로 클럭을 발생한다.클럭 발생 수단(301)은 클럭 에지에 의해서 정보를 저장하고 전달하는 소자의 특성을 가지며 플립플롭을 그 예로 들 수 있다. 따라서 스큐 조정을 위한 클럭 트리 합성은 기준 클럭 발생 수단(I1)으로부터 클럭 발생 수단(301)까지만 이루어진다. 그리고 클럭 발생 수단(301)으로부터 발생된 새로운 클럭(CLOCK1)에 의하여 다시 클럭 트리 합성이 수행된다. 따라서 새로운 클럭 트리 합성이 이루어지는 클럭 발생 수단(301)이후의 전송라인들(BR1, BR2, BR3)간에는 클럭의 스큐가 달라지게 된다. 이러한 문제점을 해결하기 위해서 치환 클럭 발생 수단(IC1, IC2)으로 대체된다.The general clock generating means 301 receives a reference clock and generates a clock by itself. The clock generating means 301 has characteristics of an element that stores and transmits information by a clock edge. Therefore, clock tree synthesis for skew adjustment is performed only from the reference clock generating means I1 to the clock generating means 301. The clock tree synthesis is performed again by the new clock CLOCK1 generated from the clock generator 301. Therefore, the skew of the clock is different between the transmission lines BR1, BR2, and BR3 after the clock generation means 301 where new clock tree synthesis is performed. In order to solve this problem, the replacement clock generating means IC1 and IC2 are replaced.
치환 클럭 발생 수단(303)은 클럭 발생 수단(301)과 물리적 구조 및 타이밍 특성이 동일하고 클럭의 스큐 조정시 클럭의 종단으로 인식되는 클럭 입력단자(CK)의 특성이 클럭의 종단으로 인식되지 않는 데이터 입력단자의 특성으로 변경된다.The replacement clock generating means 303 has the same physical structure and timing characteristics as the clock generating means 301, and the characteristic of the clock input terminal CK, which is recognized as the end of the clock when the clock skew is adjusted, is not recognized as the end of the clock. Changed to the data input terminal characteristics.
구체적으로 설명하면, 첫째, 클럭 발생 수단(CK)에 존재하는 타이밍 아크(timing arc)는 동일하게 유지된다. 즉, 클럭 발생 수단(301)에는 입력 단자(D)와 출력 단자(Q) 사이의 타이밍 아크는 존재하지 않으며 클럭 단자(CK)와 출력 단자(Q) 사이의 타이밍 아크가 존재하는데 이러한 특성은 치환 클럭 발생 수단(303)에서도 그대로 유지된다.Specifically, first, the timing arc present in the clock generating means CK is kept the same. That is, in the clock generating means 301, there is no timing arc between the input terminal D and the output terminal Q and there is a timing arc between the clock terminal CK and the output terminal Q. The clock generating means 303 is also maintained as it is.
둘째, 클럭 발생 수단(301)의 입력 단자의 커패시턴스도 그대로 유지된다.Second, the capacitance of the input terminal of the clock generating means 301 is also maintained as it is.
셋째, 클럭 발생 수단(301)의 클럭 단자(CK)의 특성이 치환 클럭 발생 수단(303)에서는 일반적인 데이터 입력 단자의 특성으로 변경된다. 따라서 기준 클럭에 대해서 치환 클럭 발생 수단(303)의 클럭 단자는 클럭 트리 합성의 종단으로 인식되지 않으며, 기준 클럭은 치환 클럭 발생 수단(303)을 통과하여 계속 전송된다.Third, the characteristic of the clock terminal CK of the clock generating means 301 is changed to the characteristic of the general data input terminal in the substitution clock generating means 303. Therefore, the clock terminal of the substitution clock generating means 303 is not recognized as the end of the clock tree synthesis with respect to the reference clock, and the reference clock is continuously transmitted through the substitution clock generating means 303.
이와 같은 특성을 가지는 치환 클럭 발생 수단(303)은 결국 콤비네이셔널 로직과 같은 성질을 가진다. 따라서 치환 클럭 발생 수단(303)에 의하여 클럭 발생 수단(301)이 대체되면, 각 전송라인(BR1, BR2, BR3)간의 클럭 스큐의 조정을 위한 클럭 트리 합성이 한번에 수행될 수 있다.The substitution clock generating means 303 having such a characteristic eventually has the same characteristics as the combinational logic. Therefore, when the clock generation means 301 is replaced by the replacement clock generation means 303, clock tree synthesis for adjusting the clock skew between the transmission lines BR1, BR2, and BR3 may be performed at once.
도 4는 도 2의 치환 클럭 발생 수단을 간략화하여 클럭 네트워크를 나타낸 도면이다.4 is a diagram illustrating a clock network by simplifying the substitution clock generating unit of FIG. 2.
앞에서 서술한 특성을 가지는 치환 클럭 발생 수단은 결국 콤비네이셔널 로직의 특성을 가지므로 각 전송라인(BR1, BR2, BR3)이 구비하는 콤비네이셔널 로직(COM1, COM2)과 결합될 수 있다.Since the replacement clock generating means having the above-described characteristics has characteristics of the combinational logic, it can be combined with the combinational logics COM1 and COM2 included in each of the transmission lines BR1, BR2, and BR3. .
즉, 제 1 전송라인(BR1)의 컴비네이셔널 로직(COM1)과 치환 클럭 발생 수단(IC1)을 클럭 트리 합성의 견지에서 결합하면 새로운 컴비네이셔널 로직(COMIC1)으로 나타낼 수 있다. 제 2 전송라인(BR2)의 컴비네이셔널 로직(COM2)과 치환 클럭 발생 수단(IC2)을 클럭 트리 합성의 견지에서 결합하면 새로운 컴비네이셔널 로직(COMIC2)으로 나타낼 수 있다.That is, when the combinational logic COM1 and the replacement clock generation means IC1 of the first transmission line BR1 are combined in terms of clock tree synthesis, they may be represented as new combinational logic COMIC1. Combination of the combinational logic COM2 of the second transmission line BR2 and the replacement clock generating means IC2 in terms of clock tree synthesis may be represented as a new combinational logic COMIC2.
기준 클럭 발생 수단(I1)으로부터 제 1전송라인(BR1)에 대해 클럭 스큐의 조정을 위한 클럭 트리 합성을 수행하면, 기준 클럭은 치환 클럭 발생 수단의 클럭 단자를 클럭의 종단으로 인식하지 않고 컴비네이셔널 로직들(COMIC1, COM11)을 그대로 통과하여 제 1 전송라인(BR1)의 종단에 있는 플립 플랍들(FFII, FF12)로 인가된다. 마찬가지로, 제 2 전송라인(BR2) 및 제 3 전송라인(BR3)에서도 기준 클럭이전송라인의 종단에 있는 플립 플랍들(FF21, FF22, FF31, FF32)까지 인가된다. 따라서 기준 클럭 발생 수단(I1)으로부터 각 전송라인(BR1, BR2, BR3)의 종단까지 한번에 클럭의 스큐를 조정하는 것이 가능하고, 각 전송라인(BR1, BR2, BR3)간의 스큐를 맞출 수 있게된다.When the clock tree synthesis for adjusting the clock skew is performed from the reference clock generating means I1 to the first transmission line BR1, the reference clock does not recognize the clock terminal of the replacement clock generating means as the end of the clock. It passes through the logic logics COMIC1 and COM11 and is applied to the flip flops FFII and FF12 at the end of the first transmission line BR1. Similarly, the reference clock is also applied to the flip flops FF21, FF22, FF31, and FF32 at the end of the transmission line in the second transmission line BR2 and the third transmission line BR3. Therefore, it is possible to adjust the skew of the clock at a time from the reference clock generating means I1 to the end of each transmission line BR1, BR2, BR3, and to adjust the skew between each transmission line BR1, BR2, BR3. .
클럭의 스큐를 조정한 후에 치환 클럭 발생 수단을 다시 본래의 클럭 발생 수단으로 대체하면, 하나의 기준 클럭 발생 수단(I1)에 연결되며 클럭 발생 수단을 구비하는 복수개의 전송라인들(BR1, BR2, BR3)간의 클럭 스큐를 한번에 조정할 수 있게된다.If the replacement clock generating means is replaced with the original clock generating means after adjusting the skew of the clock, the plurality of transmission lines BR1, BR2, which are connected to one reference clock generating means I1 and include the clock generating means, The clock skew between BR3) can be adjusted at once.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 반도체 회로 및 방법은 , 네트리스트의 수정이나 수작업으로 지연 버퍼를 삽입하여 클럭 스큐를 조정하는 번거러움 없이 클럭 발생 수단을 구비하는 각각의 클럭 전송라인간의 클럭 스큐를 조정할 수 있다.As described above, the semiconductor circuit and the method according to the present invention can adjust the clock skew between each clock transmission line including the clock generating means without the trouble of adjusting the clock skew by inserting the delay buffer by modifying the netlist or by manual operation. have.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020010011157A KR20020071183A (en) | 2001-03-05 | 2001-03-05 | Semiconductor circuit for controlling clock skew and method of clock tree synthesis |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010011157A KR20020071183A (en) | 2001-03-05 | 2001-03-05 | Semiconductor circuit for controlling clock skew and method of clock tree synthesis |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20020071183A true KR20020071183A (en) | 2002-09-12 |
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ID=27696349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010011157A KR20020071183A (en) | 2001-03-05 | 2001-03-05 | Semiconductor circuit for controlling clock skew and method of clock tree synthesis |
Country Status (1)
Country | Link |
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KR (1) | KR20020071183A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100837278B1 (en) * | 2007-02-27 | 2008-06-11 | 삼성전자주식회사 | Clock skew controller and integrated circuit including the same |
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2001
- 2001-03-05 KR KR1020010011157A patent/KR20020071183A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100837278B1 (en) * | 2007-02-27 | 2008-06-11 | 삼성전자주식회사 | Clock skew controller and integrated circuit including the same |
US7971088B2 (en) | 2007-02-27 | 2011-06-28 | Samsung Electronics Co., Ltd. | Clock skew controller and integrated circuit including the same |
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