KR20020056429A - Apparatus for controlling reset configuration of cpu - Google Patents
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Abstract
Description
본 발명은 씨피유의 리셋구성 제어장치에 관한 것으로, 특히 모토롤라사 MPC 8xx 계열의 씨피유에서 하드웨어 리셋에 따른 초기 값들을 설정하는 버퍼의 갯수를 최소화하기에 적당하도록 한 씨피유의 리셋구성 제어장치에 관한 것이다.The present invention relates to an apparatus for resetting a CPI oil, and more particularly, to an apparatus for resetting a CPI oil, which is suitable for minimizing the number of buffers for setting initial values according to a hardware reset in a CPI of the Motorola MPC 8xx series. .
종래의 모토롤라사 MPC 8xx 계열 씨피유와 주변 회로와의 연결은 첨부한 도1의 예시도에 도시한 바와같이 모토롤라사 MPC 8xx 계열 씨피유(1)와; 주어진 고유기능을 수행하기 위한 다수의 주변 집적회로부(2∼4)와; 상기 씨피유(1)와 각각의 주변 집적회로부(2∼4) 사이에 양방향 버퍼(5)를 통해 데이터를 전달하는 데이터버스(D-BUS)와; 상기 씨피유(1)로부터 각각의 주변 집적회로부(2∼4)에 단방향 버퍼(6)를 통해 어드레스를 전달하는 어드레스버스(A-BUS)로 이루어진다.The connection between the conventional Motorola MPC 8xx series CPI and the peripheral circuit is as illustrated in the accompanying drawings of the Motorola MPC 8xx series CFI (1); A plurality of peripheral integrated circuit sections 2-4 for performing a given unique function; A data bus (D-BUS) for transferring data through the bidirectional buffer (5) between the CPI (1) and each peripheral integrated circuit section (2-4); It consists of an address bus (A-BUS) which transfers the address from the CPI 1 to each peripheral integrated circuit section 2 to 4 through the unidirectional buffer 6.
이때, 상기 양방향 버퍼(5)와 단방향 버퍼(6)는 데이터버스(D-BUS)와 어드레스버스(A-BUS)의 각각의 비트가 풀업(pull-up) 저항을 통해 전원전압에 연결되도록 하여 데이터버스(D-BUS)와 어드레스버스(A-BUS)의 모든 비트를 '1'로 셋팅한다.In this case, the bidirectional buffer 5 and the unidirectional buffer 6 allow each bit of the data bus D-BUS and the address bus A-BUS to be connected to a power supply voltage through a pull-up resistor. Set all bits of data bus (D-BUS) and address bus (A-BUS) to '1'.
상기한 바와같은 종래 모토롤라사 MPC 8xx 계열 씨피유(1)는 정상동작할 경우에는 주변 집적회로부(2∼4)에 32비트 어드레스버스(A-BUS)를 통해 어드레스를 전달하고, 32비트 데이터버스(D-BUS)를 통해 주변 집적회로부(2∼4)와 데이터를 송수신하며, 어드레스와 데이터를 필요로하는 상기 주변 집적회로부(2∼4)가 많아질 경우에 모토롤라사 MPC 8xx 계열 씨피유(1) 출력핀의 전류제한을 해결하기 위하여상기 단방향 버퍼(6)와 양방향 버퍼(5)를 통해 충분한 전류를 공급하게 된다.As described above, the conventional Motorola MPC 8xx series CPI 1 transmits an address to the peripheral integrated circuit units 2 through 4 through a 32-bit address bus (A-BUS), and a 32-bit data bus ( Motorola's MPC 8xx series CPI (1) transmits and receives data to and from peripheral integrated circuit units 2 to 4 through D-BUS, and increases the number of peripheral integrated circuit units 2 to 4 requiring addresses and data. In order to solve the current limitation of the output pin, sufficient current is supplied through the unidirectional buffer 6 and the bidirectional buffer 5.
한편, 하드웨어 리셋이 발생할 경우에는 모토롤라사 MPC 8xx 계열 씨피유(1)의 내부신호인 '',''가 저전위로 인가되고, 이때 상기 모토롤라사 MPC 8xx 계열 씨피유(1)는 주변 집적회로부(2∼4)들을 최초로 사용하기 위해 필요한 설정값(최대 16비트)을 데이터버스(D-BUS)의 양방향 버퍼(5)로부터 입력받는다.On the other hand, if a hardware reset occurs, the internal signal of Motorola MPC 8xx series CPI (1) ',' Is applied at a low potential, and the Motorola MPC 8xx series CPI (1) transmits a setting value (up to 16 bits) required for the first use of the peripheral integrated circuit units 2 to 4 in both directions of the data bus (D-BUS). It is input from the buffer 5.
상기 주변 집적회로부(2∼4)들을 최초로 사용하기 위해 필요한 설정값은 베이터버스(D-BUS) 각 비트의 '1'과 '0'의 조합(제품마다 달라짐)으로 이루어지기 때문에 '0'으로 셋팅되어야 할 비트에 대해서는 상기 양방향 버퍼(5)의 '1'로 셋팅된 비트에 풀-다운(pull-down) 저항을 통하여 접지에 접속되는 별도의 버퍼를 사용하여야 한다.The setting value required for the first use of the peripheral integrated circuit units 2 to 4 is '0' because the combination of '1' and '0' of each bit of the D-BUS is different (product-specific). For the bit to be set, a separate buffer connected to ground through a pull-down resistor should be used for the bit set to '1' of the bidirectional buffer 5.
그러나, 상기한 바와같은 종래 모토롤라사 MPC 8xx 계열 씨피유의 리셋구성 제어장치는 데이터버스와 어드레스버드 각각의 비트수만큼의 게이트수를 갖는 양방향 버퍼와 단방향 버퍼를 사용하여야 하고, 하드웨어 리셋구성을 위하여 양방향 버퍼의 '1'로 셋팅된 비트 중에 '0'으로 셋팅되어야 할 비트에 풀-다운 저항을 통하여 접지에 접속되는 별도의 버퍼를 사용하여야 함에 따라 인쇄회로기판(PCB)의 설계가 어렵고, 제품의 생산비용이 증가하는 문제점이 있었다.However, the above-described reset configuration control device of the Motorola MPC 8xx series CPI is to use a bidirectional buffer and a unidirectional buffer having the number of gates of each of the data bus and the address bird. It is difficult to design a printed circuit board (PCB) because a separate buffer connected to ground through a pull-down resistor must be used for the bit to be set to '0' among the bits set to '1' of the buffer. There was a problem that the production cost increases.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 모토롤라사 MPC 8xx 계열의 씨피유에서 하드웨어 리셋에 따른 초기 값들을 설정하는 버퍼의 갯수를 최소화할 수 있는 씨피유의 리셋구성 제어장치를 제공하는데 있다.The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a CPI that can minimize the number of buffers that set initial values according to hardware reset in CMP of Motorola MPC 8xx series. A reset configuration control device is provided.
도1은 종래의 모토롤라사 MPC 8xx 계열 씨피유와 주변 회로와의 연결을 보인 예시도.1 is a diagram illustrating a connection between a conventional Motorola MPC 8xx series CPI and peripheral circuits.
도2는 본 발명의 일 실시예에 따른 데이터버스의 1비트에 대한 구성을 보인 예시도.Figure 2 is an exemplary view showing a configuration for one bit of the data bus according to an embodiment of the present invention.
도3은 도2의 본 발명의 일 실시예에 따른 버퍼를 다수개 설치한 버퍼부를 보인 예시도.Figure 3 is an exemplary view showing a buffer unit having a plurality of buffers according to an embodiment of the present invention of Figure 2;
***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***
10:MPC 8xx 계열 씨피유20∼40:주변 집적회로부10: MPC 8xx series CPI 20 to 40: Peripheral integrated circuit
D-BUS:데이터버스A-BUS:어드레스버스D-BUS: Data Bus A-BUS: Address Bus
BUF1,BUF2:버퍼NOR1:노아게이트BUF1, BUF2: Buffer NOR1: Noah Gate
R1,R3:풀업저항R2:풀다운저항R1, R3: Pullup resistor R2: Pulldown resistor
MUX1:멀티플렉서,:내부신호MUX1: Multiplexer , Internal signal
CONF-WORD:리셋구성신호11:주제어부CONF-WORD: Reset configuration signal 11: Main control unit
상기한 바와같은 본 발명의 목적을 달성하기 위한 씨피유의 리셋구성 제어장치는 모토롤라사 MPC 8xx 계열 씨피유와; 주어진 고유기능을 수행하기 위한 다수의 주변 집적회로부와; 상기 씨피유와 각각의 주변 집적회로부 사이에 데이터를 전달하는 데이터버스와; 상기 씨피유로부터 각각의 주변 집적회로부에 어드레스를 전달하는 어드레스버스와; 하드웨어의 리셋에 따라 상기 씨피유에서 발생하는내부신호에 제어되어, 상기 데이터버스의 다수 비트중에서 상기 주변 집적회로부들을 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 비트에만 각각의 풀업저항을 통해 전원전압을 인가 및 차단하는 다수의 버퍼로 이루어진 제1버퍼부와; 상기 하드웨어의 리셋에 따라 상기 씨피유에서 발생하는,내부신호를 씨피유 내부에서 노아조합하는 노아게이트와; 상기 씨피유의 내부에서 노아게이트의 출력에 따라 도통제어되어, 상기 데이터버스의 '1'로 셋팅되어야 할 비트는 정상동작시에 각각의 풀다운저항을 통해 접지에 연결하고, 하드웨어 리셋이 발생한 경우에 차단하는 다수의 버퍼로 이루어진 제2버퍼부와; 상기 씨피유의 내부에서 하드웨어 리셋에 따라 상기 씨피유에서 발생하는내부신호를 각각의 선택단에 입력받아 상기 데이터버스의 각각의 비트로부터 인가되는 신호를 각각 선택하여 상기 씨피유 내부의 주제어부에 리셋구성신호로 인가하는 다수의 멀티플렉서로 이루어진 다중선택부를 구비하여 구성되는 것을 특징으로 한다.CPI oil reset configuration control apparatus for achieving the object of the present invention as described above is Motorola MPC 8xx series CFI oil; A plurality of peripheral integrated circuit units for performing a given unique function; A data bus for transferring data between the CPI and each peripheral integrated circuit unit; An address bus transferring an address from each CPI to each peripheral integrated circuit portion; Generated in the CAPIU upon hardware reset Controlled by an internal signal, a plurality of bits that apply and cut off the power supply voltage through the respective pull-up resistors only to the bits that need to be set to '1' for the first use of the peripheral integrated circuit units among the plurality of bits of the data bus. A first buffer portion formed of a buffer; Generated in the CAPIU upon reset of the hardware. , Noah gate for quinoa combining the internal signal inside the CPI; In the CPI, conduction control is performed according to the output of the NOA gate. Bits to be set to '1' of the data bus are connected to ground through respective pull-down resistors during normal operation, and shut off when a hardware reset occurs. A second buffer unit comprising a plurality of buffers; Generated in the CPI according to a hardware reset inside the CUI. And a multi-selection unit comprising a plurality of multiplexers which receive internal signals to respective selection stages and select signals applied from respective bits of the data bus and apply them as reset configuration signals to the main control unit inside the CPU. It is characterized by.
상기한 바와같은 본 발명에 의한 씨피유의 리셋구성 제어장치를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, the configuration of the CPI reset control device according to the present invention as described above in detail as follows.
도2는 본 발명의 일 실시예에 따른 데이터버스의 1비트에 대한 구성을 보인 예시도로서, 이에 도시한 바와같이 모토롤라사 MPC 8xx 계열 씨피유(10)와; 주어진 고유기능을 수행하기 위한 다수의 주변 집적회로부(20∼40)와; 상기 씨피유(10)와 각각의 주변 집적회로부(20∼40) 사이에 데이터를 전달하는 데이터버스(D-BUS)와; 상기 씨피유(10)로부터 각각의 주변 집적회로부(20∼40)에 어드레스를 전달하는 어드레스버스(A-BUS)와; 하드웨어의 리셋에 따라 상기 씨피유(10)에서 발생하는 내부신호()에 제어되어, 상기 주변 집적회로부(20∼40)를 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 데이터버스(D-BUS)의 비트에만 풀업저항(R1)을 통해 전원전압(VCC)을 인가 및 차단하는 버퍼(BUF1)와; 상기 하드웨어의 리셋에 따라 상기 씨피유(10)에서 발생하는 내부신호(,)를 씨피유(10) 내부에서 노아조합하는 노아게이트(NOR1)와; 상기 씨피유(10)의 내부에서 노아게이트(NOR1)의 출력에 따라 도통제어되어, 상기 데이터버스(D-BUS)의 비트를 정상동작시에 풀다운저항(R2)을 통해 접지에 연결하고, 하드웨어 리셋이 발생한 경우에 차단하는 버퍼(BUF2)와; 상기 씨피유(10)의 내부에서 하드웨어 리셋에 따라 상기 씨피유(10)에서 발생하는 내부신호()를 각각의 선택단에 입력받아 상기 데이터버스(D-BUS)의 비트로부터 인가되는 신호를 선택하여 상기 씨피유(10) 내부의 주제어부(11)에 리셋구성신호(CONF-WORD)로 인가하는 멀티플렉서(MUX1)로 구성되며, 도면상의 미설명부호 'R3'는 씨피유(10)에서 발생하는 내부신호()를 풀업시키는 풀업저항이다.Figure 2 is an exemplary view showing a configuration for one bit of the data bus according to an embodiment of the present invention, as shown in the Motorola MPC 8xx series CPI (10); A plurality of peripheral integrated circuit units 20-40 for performing a given unique function; A data bus (D-BUS) for transferring data between the CPI 10 and each of the peripheral integrated circuit units 20 to 40; An address bus (A-BUS) for transferring an address from the CPI (10) to each peripheral integrated circuit unit (20-40); Internal signal generated from the CAPIE 10 according to a hardware reset ( Control the power supply voltage through the pull-up resistor (R1) only to the bit of the data bus (D-BUS) to be set to '1' the setting value required for the first use of the peripheral integrated circuit unit (20 to 40) A buffer BUF1 for applying and blocking VCC; The internal signal generated from the CPI 10 according to the reset of the hardware ( , ) Noah gate (NOR1) for quinoa combination inside the CPI (10); Through the control of the output of the NOA gate (NOR1) in the interior of the CPI (10), the connection of the bit of the data bus (D-BUS) connected to the ground through the pull-down resistor (R2) during normal operation, the hardware reset A buffer BUF2 for blocking in the event of occurrence of a message; An internal signal generated by the CPI 10 according to a hardware reset in the CPI 10 ) Is input to each selection terminal to select a signal applied from the bits of the data bus (D-BUS) and apply it to the main control unit 11 inside the CPU 10 as a reset configuration signal CONF-WORD. Composed of a multiplexer (MUX1), the reference numeral 'R3' in the drawing indicates an internal signal generated from the CPI 10 ( The pullup resistor that pulls up).
상기한 바와같은 본 발명에 의한 씨피유의 리셋구성 제어장치는 정상적인 동작일 경우에는 모토롤라사 MPC 8xx 계열 씨피유(10)의 내부신호(,)가 고전위 상태이므로, 상기 버퍼(BUF1)가 차단되어 주변 집적회로부(20∼40)에 32비트 어드레스버스(A-BUS)를 통해 어드레스를 전달하고, 32비트 데이터버스(D-BUS)를 통해 주변 집적회로부(20∼40)와 데이터를 송수신한다.The reset configuration control device of the CFI fluid according to the present invention as described above is an internal signal of the Motorola MPC 8xx CIF fluid 10 in the normal operation. , Is a high potential state, the buffer BUF1 is blocked to transfer an address to the peripheral integrated circuit units 20 to 40 through a 32-bit address bus (A-BUS), and to transfer the 32-bit data bus (D-BUS). Data is transmitted and received to and from the peripheral integrated circuit units 20 to 40.
한편, 하드웨어의 리셋이 발생하면, 모토롤라사 MPC 8xx 계열 씨피유(10)의 내부신호()가 저전위로 인가되므로, 상기 버퍼(BUF1)가 도통되어 상기 주변 집적회로부(20∼40)를 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 데이터버스(D-BUS)의 비트에 풀업저항(R1)을 통해 전원전압(VCC)을 인가한다.On the other hand, when a hardware reset occurs, the internal signal of the Motorola MPC 8xx series CPI 10 ( ) Is applied at a low potential, so that the buffer BUF1 is turned on so that a setting value necessary for the first use of the peripheral integrated circuit units 20 to 40 is set to a bit of the data bus D-BUS to be set to '1'. The power supply voltage VCC is applied through the pull-up resistor R1.
그리고, 저전위로 인가되는 씨피유(10)의 내부신호(,)를 상기 씨피유(10)의 내부에서 노아게이트(NOR1)가 노아조합하여 고전위를 출력한다.Then, the internal signal of the CPI 10 applied at a low potential ( , ) And the NOA gate NOR1 combines the NOA in the CPI 10 to output the high potential.
따라서, 상기 버퍼(BUF2)는 하드웨어 리셋이 발생한 경우에 상기 주변 집적회로부(20∼40)를 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 데이터버스(D-BUS)의 비트가 풀다운저항(R2)을 통해 접지에 연결되는 것을 차단하여 데이터버스(D-BUS)의 해당 비트가 '1'로 셋팅되어 상기 씨피유(10) 내부의 멀티플렉서(MUX1)에 입력되도록 한다.Therefore, the buffer BUF2 pulls down the bit of the data bus D-BUS to be set to '1' for the first time to use the peripheral integrated circuits 20 to 40 when a hardware reset occurs. Blocking the connection to the ground through the resistor (R2) is set so that the corresponding bit of the data bus (D-BUS) is set to '1' to be input to the multiplexer (MUX1) inside the CPI (10).
한편, 상기 저전위로 인가되는 씨피유(10)의 내부신호()는 상기 멀티플렉서(MUX1)의 선택단에 입력된다.On the other hand, the internal signal of the CFI (10) applied at the low potential ( ) Is input to the selection terminal of the multiplexer MUX1.
따라서, 상기 버퍼(BUF1)에 의해 인가되는 전원전압(VCC)이 데이터버스(D-BUS)의 '1'로 셋팅될 비트를 통해 멀티플렉서(MUX1)에 입력되어 상기 씨피유(10) 내부의 주제어부(11)에 리셋구성신호(CONF-WORD)로 선택 출력된다.Therefore, the power supply voltage VCC applied by the buffer BUF1 is input to the multiplexer MUX1 through a bit to be set to '1' of the data bus D-BUS, and the main control unit inside the CPI 10. Selected and outputted as the reset configuration signal (CONF-WORD) to (11).
한편, 도3은 상기한 바와같은 본 발명의 일 실시예에 따른 버퍼(BUF1)를 다수개 설치한 버퍼부(50)를 보인 예시도이다.3 is an exemplary view showing a buffer unit 50 in which a plurality of buffers BUF1 are installed according to an embodiment of the present invention as described above.
상기한 바와같은 본 발명에 의한 씨피유의 리셋구성 제어장치는 하드웨어 리셋이 발생한 경우에 상기 주변 집적회로부(20∼40)를 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 데이터버스(D-BUS)의 비트에 대해서만, 버퍼(BUF1)를 통해 전원전압(VCC)를 공급함에 따라 종래 데이터버스(D-BUS)의 모든 비트에 대하여 버퍼를 구성하고, 풀업저항을 통해 전원전압에 연결함으로써, '1'로 셋팅한 것과 비교하여 버퍼갯수를 줄일 수 있게 된다.The CPI reset configuration control apparatus according to the present invention as described above has a data bus (D) in which a set value necessary for the first use of the peripheral integrated circuit units 20 to 40 should be set to '1' when a hardware reset occurs. By only supplying the power voltage VCC through the buffer BUF1 for the bit of -BUS), the buffer is configured for all the bits of the conventional data bus D-BUS and connected to the power voltage through the pull-up resistor. As a result, the number of buffers can be reduced compared to the setting of '1'.
상기한 바와같은 본 발명에 의한 씨피유의 리셋구성 제어장치는 하드웨어 리셋이 발생한 경우에 주변 집적회로부를 최초로 사용하기 위해 필요한 설정값이 '1'로 셋팅되어야 할 데이터버스의 비트에 대해서만, 버퍼를 통해 전원전압을 공급함에 따라 버퍼갯수를 최소화하여 인쇄회로기판 상의 공간확보 및 설계 간소화에 유리한 효과가 있으며, 부품의 수를 줄일 수 있게 되어 제품의 생산비용을 절감할 수 있는 효과가 있다.As described above, the CPI's reset configuration control device uses a buffer only for the bits of the data bus to which the set value necessary for the first use of the peripheral integrated circuit part should be set to '1' when a hardware reset occurs. By supplying the power supply voltage, the number of buffers is minimized, which is advantageous to secure space on the printed circuit board and simplify the design, and the number of parts can be reduced, thereby reducing the production cost of the product.
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