KR20020055327A

KR20020055327A - 에이티엠 시스템의 에이에이엘투 스위치 처리 시스템

Info

Publication number: KR20020055327A
Application number: KR1020000084751A
Authority: KR
Inventors: 오인영
Original assignee: 엘지전자 주식회사
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2002-07-08

Abstract

본 발명은 ATM 시스템의 가입자 정합 장치에서 STM(Synchronous Transport Mode)-1 링크(Link)를 수용하는 AAL2 스위치 보드를 구현해 ATM 연결과 각 ATM 연결 당 다수 개의 CID를 가지는 CPS 패킷들의 연결에 적합하도록 한 AAL2 스위치 처리 시스템에 관한 것이다.

본 발명의 시스템은 ATM 교환기와 정합 기능을 수행하는 PMCFA와; 상기 PMCFA를 통한 다수 개의 ATM 연결과 해당 각 ATM 연결 당 다수 개의 CID를 가지는 CPS 패킷들을 처리하며, STM-1 링크를 통해 수신한 AAL2 셀을 출력 스위치 포트에 따라 재 조합하여 ATM 셀로 변환시켜 상기 PMCFA로 전송하며, 상기 PMCFA로부터 수신된 ATM 셀을 목적지에 따라 재 조합하여 ATM 셀로 변환시켜 STM-1 링크로 송신하는 다수 개의 A2SFA를 포함하여 이루어진 것을 특징으로 한다.

Description

에이티엠 시스템의 에이에이엘투 스위치 처리 시스템 {System for Managing an AAL2 Switch in the ATM System}

본 발명은 ATM 시스템의 AAL2 스위치 처리 시스템에 관한 것으로, 특히 STM(Synchronous Transport Mode)-1 링크(Link)를 수용하는 AAL2 스위치 보드를 구현해 ATM 연결과 각 ATM 연결 당 다수 개의 CID를 가지는 CPS 패킷들의 연결에 적합하도록 한 ATM 시스템의 AAL2 스위치 처리 시스템에 관한 것이다.

일반적으로, ATM 시스템의 가입자 정합 장치에서 AAL1은 각 계층의 PDU(Protocol Data Unit)의 포맷을 나타내는데, 사용자 정보를 ATM 셀로 분해하고 ATM 셀로부터 사용자 정보의 조립과 같은 사용자 정보 처리를 수행하도록 하며, 셀이 허용된 CDV(Cell Delay Variation) 내에 도착하지 않는 경우에 셀의 연속성이 상실되므로 의미 없는 SAT-PDU를 삽입하여 연속성을 유지하며, 과부하가 발생되어버퍼에서 처리될 수 없는 경우에 SAR-PDU를 폐기하는 CDV의 흡수 기능을 수행하도록 하며, SAR-PDU 헤더의 순서 번호(SN)에 의한 셀 손실과 잘못 삽입된 셀을 검출해서 잘못 삽입된 셀을 폐기하고 셀이 손실된 경우에 CDV의 흡수 기능에서와 동일하게 무의미한 SAR-PDU를 삽입하여 셀 손실을 보장해 주는 셀 손실 및 잘못 삽입된 셀을 처리하는 기능을 수행하도록 해 준다.

한편, 종래 ATM 시스템의 가입자 정합 장치에서 AAL2는 ITU-T에서 현재 개발 중인 경우로 실시간성인 U-SDU(User-Service Data Unit)를 가변 전송 속도로 전달하고 이와 관련된 시간 정보도 함께 제공하며, 오류 복구 및 미복구 오류 서비스를 상위 계층에 통보해 주는데, 셀 지연의 변화, 셀 유실 또는 셀 삽입 관련 사항들을 처리하는 기능을 수행하도록 해 주며, 수신 측에서의 소스 클록 복원 기능을 수행하도록 해 준다.

그런데, 해당 AAL2는 하나의 가상 연결에 대해서 여러 개의 연결 정보, 즉 각기 다른 CID(Channel Identifier)를 가지는 패킷(Packet)이 들어 있기 때문에, VPI(Virtual Path Identifier)/VCI(Virtual Channel Identifier)를 이용해 스위칭(Switching)하는 ATM 스위치에서는 하나의 VPI/VCI를 가지는 AAL2 셀(Cell) 내의 여러 개의 패킷을 스위칭해 줄 수가 없는 문제점이 있었다.

예를 들어, 하나 개의 AAL2 셀에 실려온 3 개의 서로 다른 CID를 가지는 패킷이 ATM 스위치를 거쳐 서로 다른 방향으로 전송되려면 각기 다른 VPI/VCI를 가져야만 한다.

그래서, 상기 동작을 수행하도록 하기 위해서는 AAL2 스위치 보드(Board)를반드시 거쳐야만 하며, 이에 기존의 AAL 서비스보다 효율적인 대역 사용을 제공하는 AAL2의 상용이 앞으로 점차 늘어날 것이며, 이에 따라 AAL2 스위치 보드의 사용도 더 많이 요구될 것이다.

전술한 바와 같은 문제점 내지는 단점을 해결하기 위한 것으로, 본 발명은 ATM 시스템의 가입자 정합 장치에서 AAL2 스위치 처리를 가능하도록 해 주는데, 그 목적이 있다. 즉, 본 발명은 STM-1 링크를 수용하는 AAL2 스위치 보드를 구현해 줌으로써 1K 개의 ATM 연결과 각 ATM 연결 당 256개의 CID를 가지는 CPS 패킷들을 연결하는데 적합하도록 하는 것을 목적으로 한다.

도 1은 본 발명의 실시 예에 따른 ATM(Asynchronous Transfer Mode) 시스템의 AAL2(ATM Adaptation Layer 2) 스위치(Switch) 처리 시스템을 나타낸 구성 블록도.

도 2는 도 1에 있어 A2SFA(AAL2 STM-1 Front Board Assembly)를 상세히 나타낸 구성 블록도.

도 3은 도 1에 있어 A2SFA와 PMCFA(Port Management Control Front Board Assembly) 정합부간의 송수신 셀(Cell)의 포맷(Format)을 나타낸 도면.

도 4는 도 3에 있어 제6제어 신호(CS5)와 제7제어 신호(CS6)의 사용 범위를 나타낸 도면.

도 5는 도 3에 있어 DPRAM 어드레스 및 구조를 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : PMCFA 20-1 ~ 20-4 : A2SFA

21 : 회선 정합부

22 : 업(Up) CPS(Common Part Sublayer) 처리부

23 : 다운(Down) CPS 처리부

24 : 제어부 25 : 클록(Clock) 수신 분배부

26 : PMCFA(Port Management Control Front Board Assembly) 정합부

27 : 전원부

상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 ATM 시스템의 AAL2 스위치 처리 시스템은 ATM 교환기와 정합 기능을 수행하는 PMCFA와; 상기 PMCFA를 통한 다수 개의 ATM 연결과 해당 각 ATM 연결 당 다수 개의 CID를 가지는 CPS 패킷들을 처리하며, STM-1 링크를 통해 수신한 AAL2 셀을 출력 스위치 포트에 따라 재 조합하여 ATM 셀로 변환시켜 상기 PMCFA로 전송하며, 상기 PMCFA로부터 수신된 ATM 셀을 목적지에 따라 재 조합하여 ATM 셀로 변환시켜 STM-1 링크로 송신하는 다수 개의 A2SFA를 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 각 A2SFA는 한 개의 STM-1 링크를 각각 지원하여 상기 PMCFA하나가 다수 개의 A2SFA와 유사 UTOPIA-2에 의해 정합되도록 하며, 접속의 종류에 따라 AAL2 접속의 경우에 AAL2 처리를 수행하고 AAL5 접속의 경우에 바이패스시켜 주며, 상기 PMCFA가 이중화 구조인 경우를 고려하여 이중화 선택 로직을 포함하는 것을 특징으로 한다.

그리고, 상기 A2SFA는 STM-1 링크를 통해 데이터를 수신받아 ATM 셀을 추출하거나 해당 ATM 셀을 삽입하여 해당 STM-1 링크로 전송하는 회선 정합부와; 상기 A2SFA에서 요구되는 셀 버스 정합용 클록과 회선 정합용 클록을 수신받아 분배해 주며, 상기 PMCFA의 이중화 시에 액티브한 클록을 선택하도록 하는 클록 수신 분배부와; 가입자 보드를 제어하거나 보드 상태를 점검하며, 셀 인터페이스를 위한 라인 클록을 회선 정합용 클록으로 변환시켜 상기 셀 버스 정합용 클록과 함께 상기 클록 수신 분배부에 인가하며, 상기 PMCFA와의 인터페이스를 수행하기 위하여 셀 포맷을 변환시켜 주는 PMCFA 정합부와; 상기 회선 정합부로부터 ATM 셀을 수신받아 CPS 처리를 수행하여 상기 PMCFA 정합부로 전송하는 업 CPS 처리부와; 상기 PMCFA 정합부로부터 AAL2 형태의 셀을 수신받아 CPS 처리를 수행하여 상기 회선 정합부로 전송하는 다운 CPS 처리부와; 상기 A2SFA의 각종 디바이스 선택, 테이블의 초기화 및 상기 PMCFA와의 IPC 통신의 기능을 수행하며, 상기 PMCF로부터 연결 설정 및 해제 요구를 수신받아 상기 CPS 처리부로 알려 주며, 테스트 기능을 수행하고 현재의 연결 상태 및 알람 정보를 상기 PMCFA에 보고하는 제어부와; 백 보드에 실장할 때 상기 A2SFA의 입력 전원을 공급하는 전원부를 포함하여 이루어진 것을 특징으로 한다. 이때, 상기 제어부는 ROM 억세스, SRAM 억세스, DPROM 억세스, 제어 FPGA 억세스, 회선 정합부 억세스, 업 억세스 및 다운 억세스 시에 필요한 제어 신호를 발생시켜 인가하는 것을 특징으로 한다. 이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명의 실시 예에 따른 ATM 시스템의 AAL2 스위치 처리 시스템은 도 1에 도시된 바와 같이, ATM 교환기 정합 장치인 PMCFA(10)와, 다수 개의 A2SFA(20-1 ~ 20-4)를 포함하여 이루어지는데, 해당 A2SFA(20-1 ~ 20-4)의 1K ATM 연결 지원, 256 CID 지원(즉, 총 256K 접속 지원), 한 A2SFA(20-1 ~ 20-4)당 한 개의 STM-1 지원, AAL2와 ALL5 지원, PMCFA(10) 이중화와의 정합, PMCFA(10)와의 유사 UTOPIA(Universal Test & Operations PHY Interface for ATM)-2 정합 등의 기능을 수행하도록 이루어진다.

여기서, 상기 A2SFA(20-1 ~ 20-4)는 IMT2000용 셀 비트(Cellbit) ATM 교환기에 정합하는 장치 중에서 AAL2 스위치 처리를 수행하는 모듈로서, 1K 개의 ATM 연결과 각 ATM 연결 당 256 개의 CID를 가지는 CPS 패킷들을 처리하며, STM-1 링크로부터 수신한 AAL2 셀을 출력 스위치 포트(Output Switch Port)에 따라 재 조합하여 ATM 셀로 구성한 후에 상기 PMCFA(10)를 통하여 ATM 스위치에 스위칭이 가능하도록 하며, 상기 PMCFA(10)로부터 수신된 ATM 셀을 목적지(Destination)에 따라 재 조합하여 ATM 셀로 구성한 후에 STM-1 링크로 송출해 준다. 또한, 한 개의 A2SFA(20-1 ~ 20-4)는 한 개의 STM-1 링크를 지원하므로 하나의 PMCFA(10)는 4 개의 A2SFA(20-1 ~ 20-4)와 유사 UTOPIA-2에 의해 정합되어진다. 또한, 상기 A2SFA(20-1 ~ 20-4)는 접속(Connection)의 종류에 따라 AAL2 접속의 경우에 AAL2 처리를 수행하고 AAL5 접속의 경우에 AAL2 처리 없이 바이패스(By-pass)시켜 주며, 상기 PMCFA(10)가 이중화되어 있는 경우를 고려하여 클록(Clock) 등의 이중화 선택 로직(Logic)을 구비하고 있다.

그리고, 상기 A2SFA(20-1 ~ 20-4)는 STM-1 링크를 수용하는 회선 정합부(21)와, 업 CPS 처리부(22)와, 다운 CPS 처리부(23)와, 상위의 연결 설정 및 해제 등을 제어하는 제어부(24)와, 클록 수신 분배부(25)와, 상위와 인터페이스를 수행하기 위해 셀 포맷을 변환시켜 주는 PMCFA 정합부(26)와, 전원부(27)를 포함하여 이루어지는데, 그 구성의 상세한 부분은 도 2에 잘 나타내어 있다.

상기 회선 정합부(21)는 155(Mbps)의 선로 속도를 가지는 STM-1 광 링크 하나를 수용하는 SQSRA로부터 직렬로 데이터를 수신받아 ATM 셀을 추출하거나 삽입하여 해당 SQSRA로 출력하는 기능을 수행하는 PMC의 PM5346과 UTOPIA-1이다.

상기 업 CPS 처리부(22)는 STM-1로부터 UTOPIA-1로 수신된 ATM 셀의 경우에 ATM 셀 헤더의 24(Bit) VPI/VCI를 데이터로 사용하여 내부의 CAM을 검색해 연결 ID(Con_Id)를 찾아내며, 해당 연결 ID(Con_Id)를 인덱스(Index)로 하여 CPS 입력 제어 테이블을 참조해 현재 셀의 CPS 패킷 진행 정보(즉, 진행 중인 패킷의 CID, LI(Length Indication) 및 UUI(User to User Indication)와 남은 패킷의 길이, 기록 포인터, 스플릿(Split) 여부, SN 및 AAL2/AAL5 구분자)를 판독하여 패킷 데이터를 패킷 큐에 저장한다. 또한, 패킷이 완성될 시에 연결 ID(Con_Id)와 CID를 인덱스로 하여 ATM 연결 ID, 변환 CID 정보 및 판독 포인터를 가지고 있는 테이블을 판독하여 패킷 조립 완료 FIFO에 기록해 준다. 또한, 조립 완료 FIFO로부터 처리할 패킷의 헤더 정보 및 ATM 연결 ID를 판독하고 패킷 큐로부터 패킷의 페이로드를 판독하여 변환된 CPS 패킷으로 전송해 준다. 또한, 해당 변환되어 전달된 패킷 데이터를 ATM 셀로 처리하기 위해서 패킷 데이터와 함께 전달된 ATM 연결 ID를 인덱스로 하여 CPS 출력 제어 테이블을 판독해 현재 처리 중인 셀 정보(즉, 판독 포인터, 기록 포인터, VPI/VCI 및 패딩(Padding) 정보)를 저장해 준다. 또한, 타이머를 구비하여 어느 시간 초과 시에 시간 초과(Time Expire)가 발생되어 미완성 셀을 상위 UTOPIA-1로 보내게 되는데, 이때 데이터를 채우지 못한 ATM 셀의 페이로드 부분을 '0'의 값으로 채워 보내는 패딩 기능을 처리해 준다. 또한, 상위 UTOPIA-1 블록에서는 조립 완료 FIFO로부터 완성된 ATM 셀을 상위로 보내기 위한 정보를 판독하여 셀 큐로부터 ATM 셀 데이터를 판독하며, 해당 ATM 셀 데이터에 헤더를 붙여 UTOPIA-1로 상위 블록, 즉 상기 PMCFA 정합부(26)로 전송해 준다.

상기 다운 CPS 처리부(23)는 상기 업 CPS 처리부(22)와 동일하는 기능을 수행하나 데이터의 전송 방향이 반대로, 상기 PMCFA 정합부(26)로부터 AAL2 형태의 셀을 수신받아 CPS 처리를 수행한 후에 해당 CPS 처리된 셀을 상기 회선 정합부(21)로 전송해 준다.

상기 제어부(24)는 상기 A2SFA(20-1 ~ 20-4)의 각종 디바이스 선택, 테이블의 초기화, 상위 PMCFA(10)와의 IPC 통신 등의 기능을 수행하고 상기 A2SFA(20-1 ~ 20-4)의 알람(Alarm) 정보를 상기 PMCFA(10)에 통보해 준다. 또한, 상기 제어부(24)는 원 칩 제어기(One Chip Controller), ROM, RAM, 각 구성 블록의 레지스터 및 테이블을 선택하여 주는 제어 신호를 가지는데, CPU로는 'MC68360'을 사용하고 상기 PMCFA(10)와의 IPC 통신은 DPRAM을 이용한다. 또한, 프로세서를 부팅하기 위한 1(MByte)의 AMD 29F040 플래시 ROM을 가지며, 해당 플래시 ROM에는 프로세서를 초기화하기 위한 코드와 각 계층 처리 부분을 제어하기 위한 응용 소프트웨어 등이 저장되어 있어 프로세서를 초기화하고 상기 A2SFA(20-1 ~ 20-4)의 각 구성 부분을 제어한다. 여기서, OS와 응용 소프트웨어의 코드와 데이터를 저장하는 SRAM은 1(MByte)의 크기를 가진다.

또한, 상기 제어부(24)는 상기 PMCFA(10)로부터 연결 설정 및 해제 요구를 DPRAM을 통해 수신받아 해당 수신받은 연결 설정 및 해제 요구를 1K 개의 연결 정보를 수용하는 내부 CAM을 통해 상기 CPS 처리부(22, 23)로 알려 주며, 여러 가지 자체의 테스트 기능을 수행하고 현재의 연결 상태 등의 내용을 상위로 보고한다.

또한, 상기 제어부(24)에서 억세스하는 각 디바이스들의 메모리 맵과 DPRAM 어드레스 및 구조를 살펴보면 다음과 같다. 해당 메모리 맵의 제어 신호(CS0 ~ CS6) 사용 범위는 제1제어 신호(CS0)의 경우에 ROM 억세스 시에 신호(0x0000000 ~ 0x00fffff) 발생되고 크기는 16(Bit)이고 내부 DSACK이며, 제2제어 신호(CS1)의 경우에 SRAM 억세스 시에 신호(0x0100000 ~ 0x01fffff) 발생되고 크기는 32(Bit)이고 내부 DSACK이며, 제3제어 신호(CS2)의 경우에 DPROM 억세스 시에 신호(0x0200000 ~ 0x02fffff) 발생되고 크기는 8(Bit)이고 외부 DSACK이며, 제4제어 신호(CS3)의 경우에 제어 FPGA 억세스 시에 신호(0x0300000 ~ 0x03fffff) 발생되고 크기는 8(Bit)이고 내부 DSACK이며, 제5제어 신호(CS4)의 경우에 PM5346 억세스 시에신호(0x0400000 ~ 0x04fffff) 발생되고 크기는 8(Bit)이고 내부 DSACK이며, 제6제어 신호(CS5)의 경우에 업 억세스 시에 신호(0x1000000 ~ 0x1ffffff) 발생되고 크기는 32(Bit)이고 외부 DSACK이며, 제7제어 신호(CS6)의 경우에 다운 억세스 시에 신호(0x2000000 ~ 0x2ffffff) 발생되고 크기는 32(Bit)이고 외부 DSACK이다. 여기서, 해당 제6제어 신호(CS5)의 사용 범위는 도4의 (가)에 나타낸 바와 같고 해당 제7제어 신호(CS6)의 사용 범위는 도4의 (나)에 나타낸 바와 같다. 또한, 해당 DPRAM 어드레스 및 구조는 도 5에 도시된 바와 같다.

상기 클록 수신 분배부(25)는 상기 A2SFA(20-1 ~ 20-4)에서 요구되는 셀 버스 정합용 25(MHz) 클록과 회선 정합용 19.44(MHz) 클록을 분배해 주는데, 해당 셀 버스 정합용 25(MHz) 클록은 상기 PMCFA(10)로부터 TTL로 공급받고 셀 버스 버퍼에서 36(Bit) 셀 버스를 상위 PMCFA(10)와 셀 버스 정합을 위해 사용되고 내부 FPGA들의 동작에 필요하고 회선과의 UTOPIA-1 동작에 필요하고 FIFO와 셀 버스 버퍼의 동기를 맞추기 위해 사용되며, 해당 회선 정합용 19.44(MHz) 클록은 회선 STM-1 정합 디바이스인 PM5346에 인가되어 회선 측으로의 송수신의 역할을 수행한다. 또한, 상기 PMCFA(10)의 이중화에 대비하여 'SY100EL457'을 사용해 액티브(Active)한 클록을하드웨어적으로 선택할 수 있도록 해 준다.

상기 PMCFA 정합부(26)는 가입자 보드를 제어하거나 보드의 상태를 점검하고 관찰하기 위한 로직을 수행하는 FPGA를 구비하여 보드 내 각 하드웨어 디바이스(즉, FPGA 및 DPRAM)를 내부의 제어기가 억세스(Access)할 수 있도록 디코딩(Decoding) 기능을 수행하며, 가입자 회선 상태(LOS)의 LED를 구동해 주며,보드 ID 및 슬롯 ID를 보드로부터 판독하여 내부의 제어기에 통보해 가입자의 종류를 알 수 있도록 해 주는데, 여기서 상기 PMCFA 정합부(26)가 억세스 가능한 A2SFA(20-1 ~ 20-4) 내에 레지스터를 가지고 있는 디바이스는 FPGA 및 DPRAM이며, '0'번 슬롯을 기준으로 했을 경우에 베이스 어드레스(Base Address)는 '10000000H'이고 슬롯 ID가 하나씩 증가할 때마다 '400000H'씩 증가하므로 슬롯에 실장되어 있는 보드의 베이스 어드레스는 아래의 수학식 1에 의해 구할 수 있으며, 예를 들어 네 번째 슬롯(즉, 슬롯 ID가 '3'인 슬롯)에 실장되어 있는 보드의 베이스 어드레스는 '10c00000H(즉, 10000000H + 3*400000H)'가 된다. 즉, '0'번 슬롯을 기준으로 한 A2SFA(20-1 ~ 20-4)에서 FPGA의 베이스 어드레스는 '10000000'이고 DPRAM의 베이스 어드레스는 '10040000'이다.

어드레스 = 10000000H + n*400000H(여기서, 'n'은 슬롯 ID)

또한, 상기 PMCFA 정합부(26)와 송수신하는 셀의 포맷은 도 3에 도시된 바와 같이, 14 롱워드(Long Word)로 이루어지고 각각의 헤더와 페이로드는 1(Byte)인데, 처음 2(Byte)는 해당 보드가 백보드(Back Board) 상에 실장되어 있는 슬롯과 연결이 설정되어 있는 포트 ID를 포함하고 있고 UDF(User Defined Field)는 사용자의 필요에 의해 기록되는 여분 영역이다. 여기서, 'Head#1'은 GFC와 VPI(7:4)이고 'Head#2'는 VPI(3:0)와 VCI(15:12)이고 슬롯 ID는 처음 2(Byte)에 실려 있다.

또한, 상기 PMCFA 정합부(26)는 셀 인터페이스를 위한 라인 클록으로 12.288(MHz)를 CLDFA로부터 수신받아 19.44(MHz)로 변환시켜 상기 클록 수신 분배부(25)에 인가해 주며, 상기 PMCFA(10)로부터 상기 A2SFA(20-1 ~ 20-4) 상의 각 디바이스를 구동하기 위한 25(MHz) 클록을 수신받아 상기 클록 수신 분배부(25)에 인가해 준다. 또한, 내부의 FPGA는 상기 A2SFA(20-1 ~ 20-4)의 상태와 클록 생성 분배의 상태를 감시하여 해당 감시 결과를 프로세서로 알리거나 LED를 통해 사용자에게 시각적으로 알리는 레지스터이다.

상기 전원부(27)는 백 보드(예, SS2BB)에 실장 시에 상기 A2SFA(20-1 ~ 20-4)의 입력 전원(즉, -48V(148V_IN), GND(-48V_GND) 및 FGND의 3 개)을 공급받고 파워 모듈, 즉 DC/DC 변환기(예, DM425S1B)를 통해 +5V 및 GND(+0V)의 2 개 전원을 상기 A2SFA(20-1 ~ 20-4) 내로 공급해 주며, 온 보드 파워(On Board Power)를 실장하여 보드 별 실장 및 탈장이 가능하고 전원 공급용 스위치(예, M2012)를 달아 보드 별로 운용이 용이하도록 해 준다.

본 발명의 실시 예에 따른 ATM 시스템의 AAL2 스위치 처리 시스템의 동작을 살펴보면 다음과 같다.

먼저, 각 A2SFA(20-1 ~ 20-4) 내의 제어부(24)는 내부의 각종 디바이스 선택, 테이블의 초기화, 상위의 PMCFA(10)와의 IPC 통신 등의 기능을 수행하고 내부의 알람 정보를 해당 PMCFA(10)에 통보해 주며, 해당 PMCFA(10)로부터 연결 설정 및 해제 요구를 DPRAM을 통해 수신받아 해당 수신받은 연결 설정 및 해제 요구를 1K 개의 연결 정보를 수용하는 내부 CAM을 통해 CPS 처리부(22, 23)로 알려 주며, 여러 가지 자체의 테스트 기능을 수행하고 현재의 연결 상태 등의 내용을 상위로보고해 준다.

그리고, PMCFA 정합부(26)는 CLDFA로부터 셀 인터페이스를 위한 12.288(MHz) 라인 클록으로 수신받아 19.44(MHz)로 변환시켜 클록 수신 분배부(25)에 인가해 주며, 상기 PMCFA(10)로부터 상기 A2SFA(20-1 ~ 20-4) 내의 각 디바이스를 구동하기 위한 25(MHz) 클록을 수신받아 해당 클록 수신 분배부(25)에 인가해 준다. 또한, 상기 A2SFA(20-1 ~ 20-4)의 상태와 해당 클록 수신 분배부(25)에서의 클록 생성 분배 상태를 감시하여 해당 감시 결과를 프로세서로 알리거나 LED를 통해 사용자에게 시각적으로 알려준다.

이에, 상기 클록 수신 분배부(25)에서는 상기 PMCFA 정합부(26)를 통해 셀 버스 정합용 25(MHz) 클록과 회선 정합용 19.44(MHz) 클록을 수신받아 분배해 준다. 이때, 해당 셀 버스 정합용 25(MHz) 클록은 상기 PMCFA(10)로부터 TTL로 공급받으며, 셀 버스 버퍼에서 36(Bit) 셀 버스를 상기 PMCFA(10)와 셀 버스 정합을 위해 사용되며, 내부 FPGA들의 동작에 필요하며, 회선과의 UTOPIA-1 동작에 필요하며, FIFO와 셀 버스 버퍼의 동기를 맞추기 위해 사용된다. 또한, 해당 회선 정합용 19.44(MHz) 클록은 회선 정합부(21)에 인가되어 회선 측으로의 송수신의 역할을 수행하도록 해 준다.

이에 따라, 하나의 STM-1 광 링크를 수용하는 SQSRA로부터 직렬로 데이터가 전송되면, 회선 정합부(21)에서 이를 수신받아 ATM 셀을 추출하여 상기 업 CPS 처리부(22)에 인가해 주게 된다.

그러면, 상기 업 CPS 처리부(22)는 상기 회선 정합부(21)를 통해 UTOPIA-1로수신된 ATM 셀 헤더의 24(Bit) VPI/VCI를 데이터로 사용하여 내부의 CAM을 검색해 연결 ID(Con_Id)를 찾아낸다.

그런 후, 상기 연결 ID(Con_Id)를 인덱스로 하여 CPS 입력 제어 테이블을 참조해 현재 셀의 CPS 패킷 진행 정보, 즉 진행 중인 패킷의 CID, LI 및 UUI와, 남은 패킷의 길이, 기록 포인터, 스플릿 여부, SN 및 AAL2/AAL5 구분자를 판독하여 패킷 데이터를 패킷 큐에 저장한다.

그리고, 패킷이 완성될 시에 해당 연결 ID(Con_Id)와 CID를 인덱스로 하여 ATM 연결 ID, 변환 CID 정보 및 판독 포인터를 가지고 있는 테이블을 판독하여 패킷 조립 완료 FIFO에 기록해 주며, 해당 조립 완료 FIFO로부터 처리할 패킷의 헤더 정보 및 ATM 연결 ID를 판독하고 패킷 큐로부터 패킷의 페이로드를 판독하여 변환된 CPS 패킷으로 전송해 준다.

이 때, 상기 변환되어 전송된 패킷 데이터를 ATM 셀로 처리하기 위해서, 패킷 데이터와 함께 전달된 ATM 연결 ID를 인덱스로 하여 CPS 출력 제어 테이블을 판독해 현재 처리 중인 셀 정보, 즉 판독 포인터, 기록 포인터, VPI/VCI 및 패딩 정보를 저장해 준다.

그리고, 상기 업 CPS 처리부(22) 내부의 타이머에 의해 소정의 시간이 초과할 때에 해당 미완성 셀을 시간 초과로 상위 UTOPIA-1 블록에 인가하게 되는데, 이때 해당 데이터를 채우지 못한 ATM 셀의 페이로드 부분을 '0'의 값으로 채워 보내는 패딩 기능을 처리해 준다. 여기서, 해당 타이머의 시간 값은 3(msec) 내외로 하거나 현재 타이머 값을 사용자가 조정할 수도 있다.

이에, 상기 상위 UTOPIA-1 블록에서는 상기 조립 완료 FIFO로부터 완성된 ATM 셀을 상기 PMCFA 정합부(26)로 보내기 위한 정보를 판독하여 셀 큐로부터 ATM 셀 데이터를 판독하며, 해당 ATM 셀 데이터에 헤더를 붙여 UTOPIA-1로 상기 PMCFA 정합부(26)로 인가해 줌으로써, 해당 ATM 셀은 상기 PMCFA 정합부(26)를 통해 상기 PMCFA(10) 측으로 전송되어진다.

반면에, 상기 PMCFA(10)로부터 상기 PMCFA 정합부(26)를 통해 AAL2 형태의 셀을 수신받는 경우, 다운 CPS 처리부(23)에서 상기 업 CPS 처리부(22)와 동일하는 기능을 수행하여 상기 PMCFA 정합부(26)로부터 인가받은 AAL2 형태의 셀을 CPS 처리를 수행한 후에 해당 CPS 처리된 셀을 상기 회선 정합부(21)를 통해 STM-1 링크로 전송해 준다.

이상과 같이, 본 발명에 의해 ATM 시스템의 가입자 정합 장치에서 STM-1 링크를 수용하는 회선 정합부와 AAL2 셀을 스위치하는 AAL2 스위치부와 상위와 인터페이스를 위해 셀 포맷을 변환하는 PMCFA 정합 처리부와 상위와 연결 설정 및 해제를 제어하는 제어부로 STM-1 링크를 수용하는 AAL2 스위치 보드를 구현해 줌으로써 AAL2 스위치 처리가 가능하다.

Claims

ATM 교환기와 정합 기능을 수행하는 PMCFA와;

상기 PMCFA를 통한 다수 개의 ATM 연결과 해당 각 ATM 연결 당 다수 개의 CID를 가지는 CPS 패킷들을 처리하며, STM-1 링크를 통해 수신한 AAL2 셀을 출력 스위치 포트에 따라 재 조합하여 ATM 셀로 변환시켜 상기 PMCFA로 전송하며, 상기 PMCFA로부터 수신된 ATM 셀을 목적지에 따라 재 조합하여 ATM 셀로 변환시켜 STM-1 링크로 송신하는 다수 개의 A2SFA를 포함하여 이루어진 것을 특징으로 하는 에이티엠 시스템의 에이에이엘2 스위치 처리 시스템.
제1항에 있어서,

상기 각 A2SFA는 한 개의 STM-1 링크를 각각 지원하여 상기 PMCFA 하나가 다수 개의 A2SFA와 유사 UTOPIA-2에 의해 정합되도록 하며, 접속의 종류에 따라 AAL2 접속의 경우에 AAL2 처리를 수행하고 AAL5 접속의 경우에 바이패스시켜 주며, 상기 PMCFA가 이중화 구조인 경우를 고려하여 이중화 선택 로직을 포함하는 것을 특징으로 하는 에이티엠 시스템의 에이에이엘2 스위치 처리 시스템.
제1항에 있어서,

상기 A2SFA는 STM-1 링크를 통해 데이터를 수신받아 ATM 셀을 추출하거나 해당 ATM 셀을 삽입하여 해당 STM-1 링크로 전송하는 회선 정합부와;

상기 A2SFA에서 요구되는 셀 버스 정합용 클록과 회선 정합용 클록을 수신받아 분배해 주며, 상기 PMCFA의 이중화 시에 액티브한 클록을 선택하도록 하는 클록 수신 분배부와;

가입자 보드를 제어하거나 보드 상태를 점검하며, 셀 인터페이스를 위한 라인 클록을 회선 정합용 클록으로 변환시켜 상기 셀 버스 정합용 클록과 함께 상기 클록 수신 분배부에 인가하며, 상기 PMCFA와의 인터페이스를 수행하기 위하여 셀 포맷을 변환시켜 주는 PMCFA 정합부와;

상기 회선 정합부로부터 ATM 셀을 수신받아 CPS 처리를 수행하여 상기 PMCFA 정합부로 전송하는 업 CPS 처리부와;

상기 PMCFA 정합부로부터 AAL2 형태의 셀을 수신받아 CPS 처리를 수행하여 상기 회선 정합부로 전송하는 다운 CPS 처리부와;

상기 A2SFA의 각종 디바이스 선택, 테이블의 초기화 및 상기 PMCFA와의 IPC 통신의 기능을 수행하며, 상기 PMCF로부터 연결 설정 및 해제 요구를 수신받아 상기 CPS 처리부로 알려 주며, 테스트 기능을 수행하고 현재의 연결 상태 및 알람 정보를 상기 PMCF에 보고하는 제어부와;

백 보드에 실장할 때 상기 A2SFA의 입력 전원을 공급하는 전원부를 포함하여 이루어진 것을 특징으로 하는 에이티엠 시스템의 에이에이엘2 스위치 처리 시스템.
제3항에 있어서,

상기 제어부는 ROM 억세스, SRAM 억세스, DPROM 억세스, 제어 FPGA 억세스, 회선 정합부 억세스, 업 억세스 및 다운 억세스 시에 필요한 제어 신호를 발생시켜 인가하는 것을 특징으로 하는 에이티엠 시스템의 에이에이엘2 스위치 처리 시스템.