KR20020054207A - 분배결합 패킷 스위칭 장치 - Google Patents

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한만수
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박권철
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Abstract

본 발명은 분배결합 패킷 스위칭 장치에 관한 것으로서, 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(one hop switching)을 가능하게 하기 위하여, 차세대 패킷망에서의 분배결합 패킷 스위칭 장치에 있어서, i(단, i는 임의의 자연수임)개의 m1ix n1단위 스위치 모듈들로 구성된 분배수단; j(단, j는 임의의 자연수임)개의 m2x n2단위 스위치 모듈들로 구성된 스위칭수단; l(단, l은 임의의 자연수임)개의 m3x n3l단위 스위치 모듈들로 구성된 결합수단; 및 분배수단과 스위칭수단, 스위칭수단과 결합수단을 연결하는 연결수단을 포함하되, i개의 m1ix n1단위 스위치 모듈 내부에는 결합수단에 있는 l개의 m3x n3l단위 스위치 모듈들의 개수와 동일한 l개의 큐(queue)들이 구비되며, 스위치 패브릭 내부의 연결은 두 가지 종류의 균일한 특성을 갖는 링크들로만 연결되지만, 스위치 패브릭 외부로는 다양한 속도의 가입자 단말 혹은 망 정합 장치들을 직접 수용할 수 있어, 한 번의 스위칭으로 정보 교환(one hop switching)이 가능하도록 한 것을 특징으로 한다.

Description

분배결합 패킷 스위칭 장치{Terabit Packet Switching Apparatus}
본 발명은 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(one hop switching)을 가능하게 하는 분배결합 패킷 스위칭 장치에 관한 것이다.
차세대 통합 통신망은 인터넷 프로토콜(IP : Internet Protocol)화된 비동기전달모드(ATM : Asynchronous Transfer Mode), 즉 ATM의 서비스품질(QoS : Quality of Service) 보장 등 장점을 유지하면서 ATM의 가상경로(Virtual Path) 특성에 따른 비연결형 인터넷 서비스 직접 수용이 곤란한 문제점을 해결한 ATM+ 망이 되거나, ATM화된 IP망, 즉 IP망의 QoS 및 망 안정성 문제점을 해결한 IP+ 망이 되리라 널리 예상되고 있다. 다시 말하면, 차세대 통신망은 패킷 교환망으로 구성된다는 의미이다.
그런데, 현존하는 패킷망중 최근 폭발적으로 가입자가 증가하고 있는 인터넷(internet)의 지연(Delay) 성능은 약 "400 ms 90 percentile delay"를 보이고 있다. 그러나, 종래의 공중전화망(PSTN : Public Switched Telephone Network) 전화의 음성(Voice) 서비스품질과 비슷한 품질 보증을 위해서는, 약 "50 ms 이하90 percentile delay" 성능이 요구된다.
이러한 인터넷의 낮은 지연 성능 특성은 현존하는 인터넷의 다단 스위칭(multi-hop switching/routing)구조에 한 원인을 찾을 수 있다. 즉, 대규모 라우팅/스위칭 기능의 효율적인 구현에 어려움이 있는 관계로 기존의 인터넷은 작은 용량의 스위치/라우터를 다수 개 연결하여 망을 구성하고 있다. 이에 따라, 필연적으로 송신자에서 출발한 패킷은 복잡한 다단 경로를 거치게 되며, 많은 스위칭 지연(delay)을 경험한 상태로 수신자에 전달된다.
이제, 종래의 패킷 스위치에 대해 보다 상세히 살펴보기로 한다.
패킷 스위치는 패킷 버퍼의 위치에 따라 크게 출력 버퍼링(Output Buffering), 공유 버퍼링(Shared Buffering), 입력 버퍼링(Input Buffering), 그리고 입출력 버퍼링(Input and Output Buffering)으로 구분할 수 있다.
출력 버퍼링(Output Buffering) 방식은 스위칭 입력과 출력링크 속도에 비해 N(스위치의 입력단과 출력단의 수)배 빠른 속도로 동작하여 단위 시간 동안에 한 출력단으로 최대 N개의 패킷을 전송할 수 있다. 따라서, 패킷의 버퍼링은 출력단에서만 일어나며, 처리율 및 패킷 지연 시간 측면에서 이상적인 성능을 보인다. 그러나, 출력 버퍼링 방식은 개별 출력 버퍼는 N+1 배속 동작이 필요하여 구현의 비용이 크며, 대규모 스위치 구현이 어렵다는 문제점이 있다.
한편, 공유 버퍼링(Shared Buffering) 방식은 입출력링크의 2N배의 대역폭을 갖는 공유 버퍼를 사용함으로써 매 단위 시간당 N번의 쓰기와 N번의 읽기가 가능해 출력 버퍼링과 마찬가지로 최적의 처리율 및 패킷 지연시간 특성을 보인다. 또한,N개의 입력단과 N개의 출력단이 하나의 버퍼를 공유하므로 동일량의 버퍼로 최소의 패킷 손실율을 얻을 수 있다. 그러나, 2N배속 버퍼의 구현이 어려운 관계로 고속 대규모 스위치에 적용하는데에는 한계가 있으며, 현재 이용 가능한 0.2 um급 CMOS 반도체 기술을 사용할 시 최대 약 40 Gigabit/sec의 최대 처리율을 갖는 스위치를 제작할 수 있다.
입력 버퍼링(Input Buffering) 방식에서는 입력 버퍼와 스위칭 패브릭이 링크 속도로 동작한다. 따라서, 한 입력단에서는 하나의 패킷만 출력단으로 전송될 수 있고, 전송 블럭킹된 패킷들은 입력 버퍼에서 저장된다. 또한, 입력 버퍼링은 패킷 저장을 위해 필요되는 버퍼 메모리 대역폭이 패킷 입력 속도의 2배로 버퍼링 방식중 최소이다.
그러나, 입력 버퍼링 방식은 상기한 바와 같은 장점을 가지고 있음에도 불구하고, 특정한 입력 버퍼에 저장된 선두 패킷의 목적지 출력단이 다른 입력단의 선두 패킷에 의해 선점되어 있어 블럭킹되어 있으면, 선두 이후 패킷들의 목적지 출력단이 유휴 상태인 경우에도 이들 패킷의 전송이 불가능해지는 HOL(Head-of-Line) 블럭킹으로 최대 처리율(Maximum throughput)이 58.6%로 제한된다.
이는 입력단에 하나의 선입선출(FIFO : First In First Out) 큐를 두고 NxN 스위칭 패브릭을 사용하는 경우 발생하므로 이 조건을 완화시킴으로써 입력 버퍼링 스위치의 최대 처리율을 향상시키려는 연구들이 광범위하게 수행되었다. 이들 중 최근에 널리 사용되고 있는 기법은 스위칭 패브릭의 능력이 최대한 이용될 수 있도록, 개별 입력단 버퍼에 출력단별 큐잉(Virtual output queueing or N FIFOqueueing)을 행한 후, 출력단으로 전송할 패킷을 선택할 때 출력단 충돌없이 전송될 수 있는 가능한 최대수의 패킷을 선택하는 방법이다. 즉, NxN 스위치에서 개별 입력단마다 N개의 출력단별 큐가 있어 입력되는 패킷들이 자기 자신의 출력단별 큐로 저장된다. 스위치 전체에는 N2개의 큐가 있으며, 스위치의 입출력 중재 중재기는 이들 N2입력큐에 존재할 수 있는 패킷들을 N개의 출력단으로 공평하며 효율적으로 배정하는 절차를 수행한다.
이들 중재 중재기의 동작 알고리즘들 중 널리 알려진 것은PIM(T. Anderson, S. Owicki, J. Saxe, and C. Thacker. "High Speed Switch Scheduling for Local Area Networks," ACM Transactions on Computer Systems 11, 4, November 1993.),RRM,iSLIP(Nick McKeown, "iSLIP: A Scheduling Algorithm for Input-Queued Switches," IEEE Transactions on Networking, April 1999.),2DRR(R. O. LaMaire et al, "Two-dimensioanl round-robin schedulers for packet switches with multiple input queues." IEEE/ACM Trans. Networking., Vol. 2., No. 5., Oct. 1994), WFA(C. Partridge, et al., "A 50-Gb/s IP router," IEEE/ACM Trans. Networking, vol. 6, pp. 237-248, June 1998),MUCS(H. Duan, A High-performance OC-12/OC-48 Queue Design Prototype for Input-buffered ATM Switches, IEEE Infocom '97, Kobe, Japan, pp 20-28, April 7-11, 1997),RRGS(A. Smiljanic, "RRGS-Round-Robin Greedy Scheduling for Electronic/Optical Terabit Switches," IEEE GLOBECOM'99, pp 1244~1250,1999), 및CORP(Cavendish, D., "HighPerformance Switching and routing," ATM 2000, Proceedings of the IEEE Conference on High Performance Switching and routing, Page(s): 55 -64, 2000)들이 있다.
이들 중재 제어 알고리즘을 사용하는 스위치는 입력단 패킷이 목적지별로 저장 및 관리되므로 HOL 블럭킹 현상이 제거되어 높은 처리율을 얻을 수 있다. 이들중 iSLIP의 개발자인 Mckeown(Nick McKeown, et-al, "Achieving 100% Throughput in an Input-Queued Switch," IEEE Transactions on Communications, Vol. 47, No. 8, August 1999, pp. 1260-1267)은 입력 트래픽이 균일한 경우 Maximum Size Matching 알고리즘의 경우 100%의 처리율을 얻을 수 있고 Maximum Weight Matching 알고리즘은 불균일(non-uniform) 트래픽 환경에서도 100% 처리율을 얻을 수 있는 것을 증명하였다.
그러나, 이들 입력 버퍼 방식의 VOQ 스위치는 N2개의 큐가 필요한 점, 높은 입력 부하 시 스위칭 지연 특성이 N에 비례하여 증가하는 점, 높은 처리율의 경합제어를 위해서는 다수의 반복 경합 제어가 필요하여 경합 제어 장치가 고속으로 동작하여야 하는 점, 현재 이용 가능한 0.2 um급 CMOS 반도체 기술을 사용하는 경우 스위칭 동작이 수행되는 공간 스위치의 현실적인 구현 가능 최대 속도가 약 80 Gigabit/sec에 불과하여 공유 버퍼 방식의 구현 가능 최대 속도인 40 Gigabit/sec에 비교하여 그다지 높지 않은 점, 스위칭 지연 특성이 스위치 입출력단 개수인 N에 비례하여 증가함으로 입출력단 수를 크게 할 수 없는 관계로 적은 수의 입출력단을 가지며 개별 입출력단 링크가 고속으로 동작하는 구조에 적합하여 one hopswitching을 지향하는 차세대 스위치로는 부적절한 구조인 점, 그리고 고속으로 동작하는 공간 스위치상의 신호 경로가 서로 다른 관계로 출력단에서의 패킷 동기가 곤란하여 실제적으로는 공간 스위치의 출력단에 패킷 버퍼가 필요한 문제점들을 갖는다.
이에 따라, 정합단 갯수인 N이 수천에서 수 만에 이르며, 정보 처리 용량이 수 Terabit/sec ~ 수십 Terabit/sec에 이르는 차 세대 스위치를 위하여 새로운 방법들이 모색되고 있다. 이러한 대형 스위치에 대한 연구 결과들은 일반적으로 입출력단에 패킷 버퍼들을 가지고 있는 경우가 대부분이다. 이는 물리적 한계를 극복하기 위하여, 이들 대용량 스위치 구조는 대부분이 작은 스위칭 능력을 가진 단위 스위치들을 여러 개 연결하여 구성되며, 이에 따라 스위치 내부 블록킹(Internal blocking)이 발생하므로 이를 중재 혹은 버퍼링하기 위하여 필연적으로 입출력 버퍼들이 필요하다.
개발된 대용량 스위치들은 StarLite, MoonLite, SunLite로 대표되는 Bell Lab에서 개발한 1세대 구조들로 이들은 Batcher-Banyan 스위치 네트워크의 알고리즘에 따라 동작한다. 이들 구조는 거대한 interconnection network이 필요한 점, 패킷 손실율이 입력 트래픽 패턴에 연계되어 QoS 보장이 어려운 점 등의 단점으로 상품화되지는 못하였다.
상기한 1세대 구조를 이어 개발된 2세대 계열 대용량 스위치 구조로는, Tandem Banyan, ReRouting Banyan, Knockout switch, Growable switch, MSM switch들이 대표적이다. 이들 구조는 확률적인 내부 블록킹(Internal blocking) 중재 제어를 특징으로 한다. 이들 스위치 구조는 1 세대 구조에 비해서는 감소되었지만, 여전히 큰 interconnection network이 필요한 점, 확률적 중재 제어에 따른 QoS 보장이 곤란한 점 등의 1세대 구조의 단점들을 완전히 극복하지는 못하였다.
또 다른 2 세대 방식으로는 CLOS 혹은 BENES 망 구조의 buffered Banyan 구조의 스위치들로 내부 블록킹(Internal blocking)을 Banyan 망내의 패킷 버퍼를 이용하여 중재하는 방식으로, 단순한 구조로 구현이 상대적으로 용이하여 상업용 교환기용 구조로 널리 사용되었다. HAN-BISDN에서 개발한 ACE계열 스위치, Alcatel의 ATM 스위치들은 buffered banyan 계열 스위치이다.
최근 대용량 입출력 버퍼 구조에서 스위치 내부 블록킹(Internal blocking)을 확정적(deterministic)으로 중재 제어하는 방법들이 개발되고 있다. 이들중 Obara의 시간예약기법(H. Obara, et al., "Input and output queueing ATM switch architecture with spatial and temporal slot reservation control," Electronics Letters, Vol. 28, No. 1, Jan. 1992)은 각 입력버퍼모듈(input buffer module)에서 중재 중재기로 전송요청(request)을 보내면 중재 중재기에서 각 전송요청(request)에 대한 전송허가시간을 설정해서 입력버퍼모듈로 보내는 구조이다. 여기서, 입출력 포트를 몇 개씩 그룹핑해서 입력포트별 큐의 개수를 줄여서 경합 제어에서 사용되는 전송요청(request)의 개수를 줄였다. 또한, 입력포트 그룹핑에 따른 통계적 다중화 이득(Statistical multiplexing gain)으로 전체적인 스위치의 성능은 향상된다.
그런데, 상기 논문은 경합 제어시 시간정보를 사용한다. 따라서, 대용량 스위치의 경우 시간정보의 전송량이 증가하여 고속 동작이 어렵다. 또한, 스위치 패브릭으로 1개의 크로스바 만을 사용하여 입출력포트의 개수가 증가하면 크로스바의 입출력링크의 개수가 증가하므로 대규모 스위치 구현을 어렵게 한다.
상기한 구조에 비하여 ATLANTA(Fabio M. Chiussi, et-al. "The ATLANTA Architecture and Chipset: A Low-Cost Scalable Solution for ATM Networking," ISS'97, p43-52, 1997)( us5689500, us5689505, us5689506) 스위치는 공지된 CLOS 스위치 패브릭 구조를 갖는다. 공지된 사실로 CLOS 스위치 패브릭은 회선 교환 트래픽에 대하여 특정 조건에서 논 블록킹(non-blocking)이다. 또한, 패킷 교환 트래픽에 대해서는 패킷 단위 경로 제어를 실시할 경우 논 블록킹이 될 수 있다. CLOS 혹은 BENES 스위치 패브릭에 대하여 상기에 언급한 논 블록킹 특성은 최소의 크로스바 투입 자원내에서 얻을 수 있다는 점에서 관심되어 지는 특성이며, 널리 공지된 사실이다(Joseph Y. Hui, "Switching and traffic theory for integrated broadband networks," Kluwer Academic Publishers, 1990). 이에 따라, ATLANTA 스위치 구조는 Obara의 구조에 비교하여 확장성 측면에서 우수하다.
ATLANTA 스위치의 내부 블록킹(Internal blocking) 중재 제어 방식은 크로스바 출력단에 대한 출력 경합에서 일차 실패한 패킷이 다음 경합 기회에 재참여 한다는 측면에서 SLIP과 유사하다. 개별 입력버퍼 모듈은 출력단 및 서비스 등급별 큐잉을 하는 패킷 버퍼들이 있으며, 이들 버퍼에 저장되어 있는 패킷들에 대하여 입력버퍼 모듈내에 있는 2단의 라운드 로빈(Round Robin) 중재기는 매 패킷 슬롯마다 입력버퍼 모듈과 크로스바을 연결하는 링크 수에 해당하는 패킷들을 선정한다.선정된 패킷의 최종 출력단 및 서비스 등급에 대한 정보는 해당 링크를 통하여 크로스바내에 있는 중재기로 전송되며, 크로스바내에 중재기는 크로스바 출력별로 한 개의 패킷을 선정하여 선정된 링크에 붙어있는 입력버퍼모듈로 전송 허가 신호를 보낸다. 이때, 크로스바내의 중재기에 의하여 크로스바 출력단 경합에 기인하여 전송이 허가되지 않은 패킷은 다음번 경합 중재에 다시 참여하게 된다. 즉, SLIP과 유사한 라운드 로빈(Round Robin) 포인터(pointer) 이동 방식이 사용된다.
그러나, ATLANTA 스위치의 내부 블록킹(Internal blocking) 중재 제어 방식은 위에서 언급한 것 보다 상세하게 발표되어 있지는 않으며, 위에 기술된 참고 문헌에 따르면 최소한 8/6 배로 내부 링크들을 확장할 경우 논 블록킹 특징을 유지할 수 있다고 발표하고 있다. 이에 따라, ATLANTA 스위치의 내부 블록킹(Internal blocking) 중재 제어 방식의 포화 처리율(Saturation Throughput)은 약 75%에 달하리라 예측한다.
CLOS형 입출력버퍼 스위치 구조를 위한 또 다른 중재 제어 알고리즘으로 2DRRMS(M. S. Han et al, "Fast scheduling algorithm for input and output buffered ATM switch with multiple switching planes," Electronics Letters, Vol. 35, No. 23, pp. 1999-2000, Nov. 1999)가 있다.
2DRRMS는 2DRR과 같이 전송요청행렬과 검색형태행렬(search pattern matrix)를 사용하여 전송요청행렬을 검색형태행렬에 정의된 순서대로 전송요청행렬을 검색하여 전송할 전송요청을 결정한다. 이때, 2DRRMS방법은 HOL 패킷에 대해서만 경합 중재 제어를 실시하여, 전송 허가 여부 및 사용하여야 할 크로스바 정보를 입력버퍼모듈에 전송한다. 이에 따라, 다수의 크로스바들이 사용되나, 이들은 스위치 처리율 향상을 위하여 사용되며, 처리 용량 확장에는 직접적으로 사용되지 않는다.
따라서, 현재의 기술 수준으로서는 차세대 패킷망에서 한번의 스위칭으로 정보 교환(one hop switching)을 가능하게 할 수 있는 방안이 필수적으로 요구된다.
본 발명은, 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(one hop switching)을 가능하도록 하기 위한 분배결합 패킷 스위칭 장치를 제공하는데 그 목적이 있다.
도 1 은 본 발명에 따른 분배결합 패킷 스위칭 장치(분배결합 패킷 스위치)의 일실시예 구성도.
도 2 는 본 발명에 따른 상기 도 1의 분배결합 패킷 스위치용 내부 블록킹 중재기의 일실시예 구성도.
도 3 은 본 발명에 따른 상기 도 2의 내부 블록킹 중재기용 분배 중재기의 일실시예 상세 구성도.
도 4 는 본 발명에 따른 상기 도 3의 분배 중재기 구성요소 및 동작 방법에 대한 일실시 예시도.
도 5 는 본 발명에 따른 상기 도 2의 내부 블록킹 중재기용 결합 중재기의 일실시예 상세 구성도.
도 6 은 본 발명에 따른 상기 도 5의 결합 중재기 구성요소 및 동작 방법에 대한 일실시 예시도.
도 7 은 본 발명에 따른 분배결합 패킷 스위치의 스위칭 성능을 나타낸 일실시예 설명도.
* 도면의 주요 부분에 대한 부호의 설명
1100 : 분배단 1200 : 스위칭단
1300 : 결합단 1510,1610 : 연결링크
상기 목적을 달성하기 위한 본 발명은, 차세대 패킷망에서의 분배결합 패킷 스위칭 장치에 있어서, i(단, i는 임의의 자연수임)개의 m1ix n1단위 스위치 모듈들로 구성된 분배수단; j(단, j는 임의의 자연수임)개의 m2x n2단위 스위치 모듈들로 구성된 스위칭수단; l(단, l은 임의의 자연수임)개의 m3x n3l단위 스위치 모듈들로 구성된 결합수단; 및 상기 분배수단과 상기 스위칭수단, 상기 스위칭수단과 상기 결합수단을 연결하는 연결수단을 포함하되, 상기 i개의 m1ix n1단위 스위치 모듈 내부에는 상기 결합수단에 있는 l개의 m3x n3l단위 스위치 모듈들의 개수와 동일한 l개의 큐(queue)들이 구비되며, 스위치 패브릭 내부의 연결은 두 가지 종류의 균일한 특성을 갖는 링크들로만 연결되지만, 스위치 패브릭 외부로는 다양한 속도의 가입자 단말 혹은 망 정합 장치들을 직접 수용할 수 있어, 한 번의 스위칭으로 정보 교환(one hop switching)이 가능하도록 한 것을 특징으로 한다.
본 발명은 수 Terabit/sec ~ 수십 Terabit/sec의 시스템 정보 처리 용량을 갖는 대형 패킷 스위치에 관한 것으로서, 수천 ~ 수십만에 이를 최종 가입자를 수용할 수 있는 대형 패킷 스위치에 적합한 스위칭 알고리즘 및 구조를 제시한다.
또한, 본 발명에서는 수천 ~ 수십만 회선에 이르는 최종 가입자 정합 장치와 수 Gigabit/sec ~ 수십 Gigabit/sec의 망 정합 장치를 동시에 수용할 수 있어, 차 세대 패킷 통신망용 정보 교환(One hop switching)이 가능한 대형 패킷 스위치용 스위칭 알고리즘 및 구조를 제시한다.
또한, 본 발명은 내부 링크 확장이나 스피드업없이 100% 처리율을 가지고 있는 대형 패킷 스위치용 스위칭 알고리즘 및 구조를 제시한다.
또한, 본 발명은 스위칭 모듈 단위 확장성(Scalability)과 모듈성(Modularity)을 가지므로 가입자 증가에 따른 스위치 용량 증대에 용이하게 대처할 수 있는 대형 패킷 스위치용 스위칭 알고리즘 및 구조를 제시한다.
본 발명은 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(One hop switching)을 가능하게 하는 대규모 교환 장치(분배결합 패킷 스위칭 장치)로서, 대규모 패킷 교환 장치는 현재의 전화 가입자가 인터넷 xDSL 가입자 혹은 IMT-2000 무선 가입자로 되는 망 진화 현실을 감안하여, 현존하는 PSTN 전화국사내에 물리적으로 수용 가능하여야 한다. 또한, one hop switching를 위해서는 단말 가입자 정합 장치(UNI)와 망 접속용 정합 장치(NNI)가 한 개의 교환기에 직접 접속될 수 있어야 한다. 보편적적으로, PSTN 전화국사에서 수용하고 있는 가입자는 약 5만에서 20만 회선에 이르고 있는 점과, xDSL 및 IMT-2000이 제공하는 서비스 정보 속도가 2 Mbps ~ 20 Mbps에 이르는 점을 감안하면, 본 발명으로 구현될 수 있는 대규모 패킷 교환 장치는 수 Terabit(1012 bit/sec) ~ 수십 Terabit의 스위칭 용량과 약 수 만 회선의 단말 가입자 정합 능력과 수십 Gigabit(109 bit/sec)용량의 망 접속용 회선 수 백개을 수용할 수 있는 능력을 가지고 있어야 된다.
이를 해결하기 위해, 본 발명의 내부 구조는 전통적인 CLOS 스위치 패브릭 구조를 가지며, 분배단, 스위칭단, 결합단, 분배중재기, 결합중재기, 그리고 이들을 연결하는 연결링크들로 구성된다.
본 발명의 분배결합 패킷 스위칭 장치의 처리 지연 시간은 이상적인 출력버퍼 스위치의 처리 지연 시간을 Do, 내부다중링크 연결수를 k1이라 하면 (k1+1)Do/k1값을 가지며, k1가 1보다 충분히 큰 경우 이상적인 출력 버퍼 특성에 근접하며, k1가 1인 경제적인 구조에서도 출력버퍼 스위치 성능의 2배에 불과한 우수한 성능을 가지고 있다. 스위치 포화 처리율은 100%이다. 엄밀하게는, 넌블록킹(non-blocking)이다. 따라서, 기존의 0.2 um CMOS 반도체 기술을 사용하여 15 Terabit/sec 처리용량의 분배결합 패킷 스위치 구현이 가능하다.
결론적으로, 본 발명은 상기한 차세대 교환기에 대한 요구 사항들을 만족할 수 있어, 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(one hop switching)을가능하게 한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 본 발명에 따른 분배결합 패킷 스위칭 장치(분배결합 패킷 스위치)의 일실시예 구성도이다.
도 1을 참조하여 본 발명에 따른 분배결합 패킷 스위칭 장치(1000)를 살펴보면, 내부 구조는 전통적인 CLOS 스위치 패브릭 구조이며, i(단, i는 임의의 자연수임)개의 m1ix n1단위 스위치 모듈(1110~1130)로 구성된 분배단(1100)과, j(단, j는 임의의 자연수임)개의 m2x n2단위 스위치 모듈(1210~1230)로 구성된 스위칭단(1200)과, l(단, l은 임의의 자연수임)개의 m3x n3l단위 스위치 모듈(1310~1330)로 구성된 결합단(1300)과, 분배단(1100)과 스위칭단(1200), 스위칭단(1200)과 결합단(1300)을 연결하는 연결링크(1510,1610)로 구성된 내부 연결망으로 구성되되, i개의 m1ix n1단위 스위치 모듈(1110~1130) 내부에는 결합단(1300)에 있는 l개의 m3x n3l단위 스위치 모듈(1310~1330)의 개수와 동일한 l개의 큐(queue)가 구비되며, 스위치 패브릭 내부의 연결은 두 가지 종류의 균일한 특성을 갖는 링크(1510,1610)로만 연결되지만, 스위치 패브릭 외부로는 다양한 속도의 가입자 단말 혹은 망 정합 장치들을 직접 수용할 수 있어, 한 번의 스위칭으로 정보 교환(one hop switching)이 가능하다.
분배단(1100)과 스위칭단(1200)를 연결하는 내부 연결망(interconnection network)은 다중링크연결요소 k1를 정의하여 도입하면 (k1x j = n1) 및 (k1x i = m2)의 관계식를 갖는 다중연결링크(1510)에 의하여 (n1, m2) 완전 셔플(Full shuffle) 형태로 결합된다.
동일하게, 스위칭단(1200)과 결합단(1300)을 연결하는 내부연결망(interconnection network)은 다중링크연결요소 k2를 정의하여 도입하면 (k2x l = n2) 및 (k2x j = m3)의 관계식를 갖는 다중연결링크(1610)에 의하여 (n2, m3) 완전 셔플(Full shuffle) 형태로 결합된다.
이에 따라, 분배결합 패킷 스위칭 장치(1000)의 네트워크 공간구조(topology)는 (m1i, n3l, i, j, l, k1, k2)로 이루어진 변수들로 기술될 수 있다. 따라서, (k1= k2= 1, m1i= m1, n3l= n3)인 경우, 분배결합 스위칭 장치(1000)는 네트워크 공간구조(topology) 측면에서 CLOS 스위치 네트워크과 동일하다. 또한, (m1i= m1, n3l= n3)인 경우, 네트워크 공간구조(topology) 요소인 (m1, n3, i, l)를 이용하여 분배결합 패킷 스위칭 장치(1000)의 규모는 (Ni= m1x i), (No= n3x l)로 표시될 수 있다.
이하에서는 분배단(1100)에 있는 단위 스위치 모듈(1110~1130)을 분배 스위치(1110~1130)라 한다.
분배 스위치(1110~1130)는 출력 큐잉(queuing) 방식 스위치이다.
분배 스위치(1110~1130) 내부에는 결합단(1300)에 있는 단위 스위치 모듈(1310~1130)의 개수와 동일한 l개의 큐(1111~1113)가 구비된다.
분배 스위치(1110~1130)의 m1i개 입력링크(1410)을 통하여 인입되는 패킷은 다중화된 후 패킷의 목적지 정보에 따라 분류되어 그 패킷이 출력되고자 하는 결합단(1300)의 스위치 모듈(1310~1130)과 대응되는 큐(1111~1113)에 인입된다.
분배 스위치(1110~1130) 내부에 있는 n1개 출력단(1510)과 l개 큐(1111~1113)는 n1x l 상호간 매칭 그래프(bipartite matching graph)를 형성한다. 분배 스위치(1110~1130)에 인입되어 큐잉된 패킷들은 본 발명의 스위칭 중재기(하기의 도 2)에 의하여 결정되는 출력링크(1510)를 사용하여 스위칭단(1200)에 있는 단위 스위치 모듈(1210~1230)로 출력된다.
스위칭단(1200)은 일반적인 출력 버퍼 스위치 혹은 크로스바 공간 분할 스위치로 구성된 스위치 모듈(1210~1230)로 구성된다.
개별 스위치 모듈(1210~1230)은 m2개의 입력링크들을 통하여 인입되는 패킷들을 목적지 정보에 따라 분류하여 그 패킷이 출력되고자 하는 결합단(1300)의 스위치 모듈(1310~1330)에 연결된 n2개의 출력링크(1610)로 출력한다.
만약, k1=k2=1인 경우, 즉 스위치 패브릭이 단일 링크들로 연결된 경우 스위치 모듈(1210~1230)은 단순한 크로스바 공간 분할 스위치 역할을 수행하면 된다.
한편, k1=a, k2=b인 경우, 여기서 a, b는 1이 아닌 상수, 즉 다중 링크들로연결된 경우에는 각 출력단 별로 a개의 패킷를 저장할 수 있으며, 개별 출력 버퍼는 b개의 출력링크를 가지고 있는 출력 버퍼 스위치를 사용하여야 한다.
결합단(1300)은 결합 스위치(1310~1330)로 구성된다.
결합 스위치(1310~1330)는 최소한 출력단별 큐잉을 하는 일반적인 출력 버퍼 스위치 혹은 공유 버퍼 스위치들이다.
결합 스위치(1310~1330)는 m3개의 입력링크들을 통하여 인입되는 패킷을 목적지 정보에 따라 분류하여 해당되는 버퍼(1331~1332)에 큐잉한 후 그 패킷이 출력되고자 하는 출력단(1710)으로 출력한다.
이상에서와 같이, 분배결합 패킷 스위칭 장치(1000)는 다양한 속도(multirate)의 가입자 혹은 망 정합 능력을 가지고 있다. 즉, 상대적으로 저속인 단말 가입자(end subscriber)과 대용량 DWDM 전송 선로를 통하는 초고속 망 정합 장치가 동일한 스위치 패브릭에 직접 접속될 수 있는 구조이다. 이러한 특성은 차세대망에서 요구되는 one hop switching을 위하여 필수적인 기능이다.
분배결합 패킷 스위칭 장치(1000)는 다양한 회선 속도(multirate)를 지원하기 위하여 물리적으로 서로 다른 속도로 동작하는 링크를 이용하거나, 특정한 속도로 동작하는 링크 다수개를 그룹으로 사용하는 그룹 링크 방식이 사용될 수 있다. 이 때, 후자의 방법은 시스템 모듈성 측면에서 우수하나, 투입 자원이 많이 요구되는 단점이 있다.
분배결합 패킷 스위칭 장치(1000)의 내부 연결은 상대적으로 균등한 구조이다. 즉, 다중연결링크(1510,1610)에 의하여 (n1, m2) 혹은 (n2, m3) 형태의 완전 셔플(Full shuffle)로 결합된다. 이때, 임의의 분배 스위치 입력단 링크(1410) 속도를 vi, 분배단(1100)의 출력단 링크(1510) 속도를 vj, 스위칭단(1200)의 출력링크(1610) 속도를 vk라고 가정하면, m1ix vi≤ n1x vj≤ n2x vk인 경우, 분배결합 패킷 스위칭 장치(1000)는 논 블록킹(non-blocking)이다.
도 2 는 본 발명에 따른 상기 도 1의 분배결합 패킷 스위치용 내부 블록킹 중재기의 일실시예 구성도이다.
도 2에 도시된 바와 같이, 분배결합 패킷 스위치용 내부 블록킹 중재기(2000)는 분배단(1100)에 있는 분배 스위치(1110~1130)가 가지고 있는 l개의 큐(1111~1113)에 대하여 패킷 입출력을 제어하는 i개의 큐 제어기(Queue controller)(2110~2130), 개별 큐 제어기(Queue controller)(2110~2130)에 있는 l개의 큐(1111~1113)에 저장되어 있는 패킷 개수를 입력으로 하여 분배 스위치(1110~1130)의 출력링크(1510) 혹은 스위칭단(1200)의 스위치(1210~1230)에 배분하는 분배 중재기(distribution scheduler)(2210~2230), 분배 중재기(2210~2230)에서 분배된 패킷들의 스위칭단(1200) 혹은 결합단(1300) 입출력링크 경합을 중재하는 결합 중재기(2310~2330)로 구성되어 있다.
분배결합 패킷 스위치용 내부 블록킹 중재기(2000)는 i개의 큐 제어기(Queue controller)(2110~2130), i개의 분배 중재기(distribution scheduler)(2210~2230), l개의 결합 중재기(2310~2330), 그리고 이들을 연결하는 신호선(21111~21131,21211, 21311 등)으로 구성되어 있다. 여기서, 신호 연결선은 상기 도 1의 내부연결망(interconnection network)과 유사한 구조위상(topology)를 가지며, 신호 방향이 반대인 2개의 망으로 구성되어 있다.
큐 제어기(Queue controller)(2110~2130)의 동작을 큐 제어기(2110)를 일예로 들어 보다 상세히 설명하기로 한다.
i=j=l=3, k1=k2=1인 경우, 즉 분배단, 스위칭단, 결합단의 단위 스위치 크기가 동일하게 3 x 3이며, 이들간을 단일 링크로 연결하는 경우 큐 제어기(2110)는 3개의 결합 스위치(1310~1330)별로 구분된 패킷 큐를 제어하여야 한다. 여기서, 큐(21110)에 대한 패킷 출력은 분배 스위치(1110)에 있는 3개의 출력링크(1510)를 통하여 이루어질 수 있으며, 여기서 이들 3개의 출력링크들을 0, 1, 2로 인식 번호를 부여한다. 패킷 출력시 큐(21110)는 도 2에 도시된 대로 출력링크를 0->2->1의 우선 순위, 큐(21120)는 1->0->2의 우선순위, 그리고 큐(21130)는 2->1->0의 우선순위로 사용할 수 있다.
즉, 개별 큐가 사용할 수 있는 출력링크들을 사이클릭(cyclic)하게 할당한다. 이때, 개별 큐당 할당되어 질 수 있는 출력링크의 개수는 단위 패킷 시간에 최대로 분배 스위치(1110)에 인입되어 저장될 수 있는 패킷들을 출력링크 단위 패킷 출력 시간에 모두 인출할 수 있는 만큼 혹은 전체 링크 숫자가 된다. 또한, cyclic하게 출력링크를 큐들에 배분하는 경우, 동일한 우선순위로 서로 다른 큐에 동일한 출력링크가 동일한 패킷 출력 시간에 할당되어서는 안된다.
즉, 한 개의 큐에 0->2-1, 다른 큐에 1->2->0으로 출력링크를 할당하는 경우2번 링크가 두 번째 우선순위에서 중복되므로 위에서 전술한 바와 같이 큐에 대한 링크할당 방법에 위배되는 할당이다. 일반적으로, 분배 스위치(1110) 큐의 개수에 비하여 출력링크의 숫자가 적을 경우, 즉 큐는 4개인데 링크는 2개인 경우, 두 개의 링크를 0과 1로 4개의 큐를 Q1, Q2, Q3, Q4로 표시하면, Q1: 0->1, Q2: 1->0, Q3: 0->1, Q4: 1->0식으로 각각의 큐에 링크들이 할당되어야만 한다. 이에 따라, 위와 같은 할당을 위해서는 두 개의 패킷 인출 사이클이 필요하다. 즉, 첫 번째 사이클에서는 (Q1: 0->1, Q2: 1->0), (Q3: 0->1, Q4: 1->0)의 시간 및 공간 우선 순위로 링크를 할당하며, 두 번째 사이클에서는 (Q3: 0->1, Q4: 1->0), (Q1: 0->1, Q2: 1->0)의 시간 및 공간 우선 순위로 링크들을 할당한다. 여기서, 괄호는 동일한 공간 우선 순위임을 의미한다.
서로 다른 큐 제어기(2110~2230)에 소속된 큐들에게는 동일한 결합 스위치(1310)에 해당하는 큐들(21110, 21210, 21310)이 동일한 출력링크를 동일한 우선순위로 동일한 패킷 출력 시간에 할당되지 않도록 cyclic하게 배정한다. 즉, 1 번째 결합단을 향하는 패킷들을 저장하는 큐들(21110, 21210, 21310)은 도 2에 도시된 바와 같이 0->2->1, 2->1->0, 1->0->2의 출력링크 배정 우선 순위를 가질 수 있다.
이러한 큐별 출력링크 할당은 분배 중재기(distribution scheduler)(2210~2230)가 수행한다. 즉, 큐 제어기(Queue controller)(2110)가 신호선(21111~21131)을 통하여 해당 큐에 저장된 패킷 개수 정보를 분배 중재기(2210)로 보내면 분배 중재기(2210)는 동일한 출력링크가 동일한 인출 사이클에 단 한 개의 큐에 할당되면서 개별 큐별로 위에서 언급한 공간 우선 순위로 출력링크들이 배정되도록 제어한다. 도 2에 도시된 바와 같이 분배 중재기(2210)에는 종축으로 큐가 대응하며, 횡축으로 출력링크가 대응되도록 3등분되어 있는 행렬이 표시되어 있다. 행렬의 각 요소들은 검은색무늬, 체크무늬, 사선무늬로 구분되어 있으며, 이들은 기술된 순서의 공간 우선순위를 의미한다.
분배 중재기(2210~2230)는 개별 큐에 대한 분배단 출력링크들에 대하여 경합 제어를 수행한 후 경합 제어 결과를 신호선(22111~22113)을 이용하여 결합중재기(23110~23310)로 출력한다. 분배 중재기(2210~2230)에서 출력되는 분배 경합 제어 결과는 l개의 큐별로 각각 분배단 출력링크 개수에 해당하는 n1bits이며, 여기에 시간 우선 순위 정보를 나타내기 위한 인출 사이클 정보가 부가된다.
각각의 분배 중재기(2210~2230)에 의하여 분배 스위치의 출력단을 통하여 큐잉된 패킷들이 인출될 수 있도록 경합 제어된 분배 정보들(22111~3, 22211, 22311)은 동일한 결합단 큐별로 분류되어 결합 중재기(2310~2330)에 의하여 스위칭단(1200) 출력링크 혹은 결합단(1300) 입력링크(1610)에 대하여 재차 경합 제어된다. 즉, 도 2에서 큐(21110, 21210, 21310)에 대한 분배제어 결과인 신호(22111, 22211, 22311)는 동일한 결합단(1300)으로 향하는 패킷들에 대한 분배 경합 제어 결과 신호들이므로 결합 중재기(2310)에 인입되어 스위칭단(1200) 출력링크(1610) 혹은 결합단(1300) 입력링크(1610)에 대한 경합 제어가 수행된다.
결합 중재기(2310~2330)는 결합단(1300) 입력링크(1610) 혹은 스위칭단(1200) 출력링크(1610)에서 발생하는 패킷 경합을 제어한다.중재신호(22111, 22211, 22311)의 특정 출력링크에 해당하는 비트가 논리치 참(true)을 나타내면, 해당 분배 스위치에서 해당되는 출력링크를 통하여 결합단(1300)으로 패킷이 인출될 수 있음을 의미한다. 서로 다른 분배 스위치에서 동일한 결합단 목적지별 큐(예 : 21110, 21210, 21310)에서 스위칭단(1200)의 특정 단위 스위치 모듈로는 최대 i x k1개의 패킷이 인입될 수 있으며, 이러한 특정 패킷 인입 사이클에서 인입된 패킷은 후속되는 패킷 출력 사이클에 k2개의 입력링크(1610)를 통하여 결합 스위치(1310)로 입력될 수 있다.
결합 중재기(2310~2330)는 i개의 목적지별 큐당 한 개의 스위칭단(1200)내 단위 스위치 모듈(1210~1230)에 대하여 생성된 i x k1개의 분배중재 허용 결과에서 최종적으로 출력 허용될 수 있는 k2개를 선정하는 기능을 스위칭단(1200)의 모든 단위 스위치 모듈(1210~1230)에 대하여 수행한다.
따라서, 결합 중재기(2310~2330)는 분배 중재기(2210~2230)의 출력신호들로 구성된 (i x k1) x j 분배중재 신호 행렬에서 논리치가 참인 행렬 요소들을 매 j당 k2개 선정하는 작업을 수행한다. 이러한 선정 작업은 상기한 바와 같이 목적지별 큐가 사용할 수 있는 출력링크 선정 우선 순위 절차에 따르는 공간 우선 순위에 따라 진행되며, k1=k2=1인 경우 고정된 우선순위를 갖는 단순한 라운드-로빈 매칭 작업과 동일하다.
도 2에 도시된 바와 같이 결합 중재기 행렬(23110)은 k1=k2=1인 경우이며, 종축으로 3개의 큐가 대응하며, 횡축으로 3개의 링크가 대응되도록 3등분되어 있는 행렬이 표시되어 있다. 행렬의 각 요소들은 검은색무늬, 체크무늬, 사선무늬로 구분되어 있으며, 이들은 기술된 순서의 공간 우선순위를 갖는다. 여기서, 결합 중재기(2310)는 각 열별로 검은색무늬 행에서 시작하여 체크무늬 행 방향으로 진행하는 공지된 라운드-로빈 매칭 작업에 의하여 결합단 입력링크들에 대한 경합 제어를 수행한다.
결합 중재기(2310~2330)에 의하여 분배단 및 스위칭단 출력링크들에 대한 내부 블록킹 경합 제어가 수행된 n1bits 결과 정보(21112~21132)는 큐 제어기(2110~2130)로 목적지별 큐별로 분배된다.
큐 제어기(2110~2130)는 이들 중재 결과 정보에 표기된 대로 자기 자신의 큐에 할당된 출력링크들에 HOL에 저장된 패킷 순으로 순차적으로 패킷들을 인출하여 분배단으로 전송하도록 제어한다.
이상에서와 같이, 분배결합 패킷 스위치용 내부 블록킹 중재기(2000)는 단위 스위칭 모듈들이 사용할 링크들에 대하여 매 중재 사이클당 고정적인 공간 우선순위를 부여하는 특징을 갖는다. 여기서, 고정적인 링크 공간 우선순위 할당을 매 인출 중재 사이클당으로 한정하는 이유는, 링크 회선별 스위치 성능 공평성을 위하여 매 중재 사이클당 공간 우선순위 할당을 재설정할 수 있다는 의미이며, 이를 위하여 스위치 전체적으로 인출 중재 사이클 정보가 동기되어 공급될 수 있어야 한다. 이러한 특징에 기인하여 단 한번의 인출 중재 사이클, 즉 분배 중재기 및 결합 중재기가 단 한번의 중재를 실시하여도 모든 스위치 입력 부하 조건에서 90%이상의처리 효율을 얻을 수 있음을 시뮬레이션으로 얻을 수 있었다.
모든 목적지별 큐들이 저장된 패킷을 가지고 있는 고 부하 동작시 모든 큐는 링크 할당 공간 우선 순위에 따라 고정적으로 할당되는 전용 패킷 인출 링크들을 k1개 가지게 된다. 이에 따라, 랜덤하고 공평한 패킷 입력 조건에서 이들은 M/D/1 큐로 동작한다. 따라서, 이러한 경우 분배결합 패킷 스위치(1000)의 처리 지연 시간은 이상적인 출력버퍼 스위치의 처리 지연 시간을 Do라 하면 (k1+1)Do/k1값을 가지며, k1가 1보다 충분히 큰 경우 이상적인 출력 버퍼 특성에 근접하며, k1가 1인 경제적인 구조에서도 출력버퍼 스위치 성능의 2배에 불과한 우수한 성능을 가지고 있다. 물론, 스위치 포화 처리율은 100%이다. 즉, 엄격하게는 논 블록킹(non-blocking)이다.
이제, 도 3과 도 4를 이용하여 내부 블록킹 중재기용 분배 중재기(2210)의 구성 및 그 동작을 보다 상세하게 설명한다.
도 4는 분배 중재기의 구성요소와 그 동작 알고리즘을 보이고 있으며, 도 3은 도 4의 구성요소를 25개 사용하여 구성한, 5개의 큐와 출력링크가 5개인 분배단 스위치용 분배 중재기를 보여주고 있다.
도 4에 도시된 바와 같이 분배 중재기의 구성요소(4000)는 동작 초기화 신호(rst), 동작 동기 신호(tck), 큐의 잔여 개수 입력정보(rqn_i), 큐의 잔여 개수 출력정보(rqn_o), 높은 공간 우선 순위를 갖는 다른 구성요소에 의하여 해당되는 링크가 선약되었는지를 나타내는 링크 예약 입력 정보(grh_i), 링크 예약 출력정보(grh_o), 그리고 해당 구성요소에 대응하는 큐와 링크에 패킷 출력이 예약되었는지를 나타내는 정보(odisel)를 포함하는 입출력 신호를 가지고 있다.
분배 중재기의 구성요소(4000)는 큐의 잔여 개수 정보인 rqn_i와 해당되는 출력링크에 이전 구성요소에 의하여 패킷이 할당되었는가를 나타내는 정보인 grh_i를 이용하여 다음과 같은 동작을 수행한다.
만약, rqn_i이 0이 아니며(즉, 할당할 수 있는 잔여 패킷이 있으며) grh_i가 '0'인 경우(즉 보다 높은 공간 우선 순위를 갖는 이전 구성요소에 의하여 해당되는 출력링크가 선점되지 않은 경우), rqn_i에서 -1한 값을 rqn_o로 할당하며, grh_o에는 논리치 '1'을 할당하여 출력한다. 이때, odisel은 해당 큐와 해당 출력링크에 패킷이 할당되었음을 의미하는 논리치 '1'을 갖는다.
이외의 경우, rqn_o는 rqn_i 입력값, grh_o에는 grh_i 입력치가 그대로 할당되어 출력된다. 동일한 경우, odisel은 해당 큐와 해당 출력링크에 패킷이 할당되지 않았음을 의미하는 논리치 '0'을 갖는다.
상기한 바와 같은 동작은 도 4의 "4100"으로 표기된 구성요소 동작 알고리즘과 동일하다. 도 4에 표기된 rst와 tck 신호는 매 중재 사이클을 제어하는 동기 클럭 및 구성요소 동작 초기화용 신호이다.
도 3은 구성요소(4000)들로 이루어진 분배 중재기(3000)의 한 구성 예를 보여주고 있다.
분배 중재기(3000)는 공간 스위치(3200), 도 4의 구성요소들(3800, 3810, 3900 등), 이들을 연결하는 연결 신호선(3700, 3600), 분배 중재기 입출력신호단(3100, 3500)으로 구성된다.
공간 스위치(3200)는 큐(1111~1113)의 출력링크 공간 우선순위를 중재 인출 사이클 및 분배 중재기의 스위치내 위치에 따라 가변적으로 할당하는 기능을 수행한다.
공간 스위치(3200)의 입력은 큐 제어기(2110~2130)에서 방출되는 잔여 패킷 정보신호(21111~21131)(3100)와 중재 인출 사이클 및 분배 중재기의 스위치내 위치 정보 신호(3400)이며, "3400"의 신호에 따라 입력신호(3100)를 회전하여 출력단(3300)으로 출력한다. 즉, 공간 스위치(3200)는 배럴 쉬프터 동작을 수행한다.
도 4의 구성요소들로 사각형 행렬을 이루는 분배 중재기의 핵심 부분은 렬축(column)에 큐들이 대응하며, 행축(row)에 분배 스위치의 출력링크가 대응한다. 대각선 축상에 있는 구성요소의 rqn_i는 공간 스위치(3200)에 의하여 결정되는 공간 우선 순위에 따라 입력되는 큐 제어기의 잔여 패킷 정보를 입력받는다. 또한, 대각선 축상에 있는 구성요소의 grh_i는 논리치 '0'(3810)으로 고정되어 인입되므로 이들 위치가 분배중재의 시작점이며, 최고 우선 순위를 갖는다. 그리고, 대각선축(diagonal)에 위치한 구성요소들은 하드웨어 구현시 비동기 피드백 루프을 차단하는 역할도 수행한다.
도 4의 구성요소로 이루어진 행렬에서 행축 신호(grh_i, grh_o)는 신호선 (3600)에 의하여 연결되어 루우프를 형성하며, 이들 행 루우프 신호선들은 대각선 구성요소를 지나면서 루우프가 끊어지게 된다. 또한, 렬축 신호(rqn_i, rqn_o)는신호선(3600)에 의하여 연결되어 루우프를 형성하며, 이들 렬 루우프 신호선들은 대각선 구성요소를 지나면서 루우프가 끊어지게 된다. 편의상 구성요소에 공통적으로 인입되는 rst, tck 신호는 도 3에 도시하지 않았다.
도 3의 분배 중재기에 큐 잔여 패킷 정보를 입력하면, 분배 중재기는 전술한 큐별 링크 공간 우선 순위에 따라 방출되고자 하는 패킷들을 출력링크에 균등하게 분배하는 기능을 수행한다. 분배된 결과는 큐별로 n2비트의 신호가 되어 출력단(3500)을 통하여 결합 중재기로 인입된다. 분배 중재기를 0.2 um CMOS 반도체 기술을 사용하여 구현시 64 x 64 규모 행렬에서 약 250 kgate 정도의 논리 소자가 요구되고, 최대 동작 속도는 약 37 ns임을 확인하였다. 패킷 슬롯 시간이 상기 최대 동작 속도의 4배라고 가정하는 경우, 약 15 Terabit/sec급 분배결합 패킷 스위치용 분배 제어기를 기존의 반도체 기술을 사용하여 구현 가능하다.
이제, 도 5와 도 6을 이용하여 내부 블록킹 중재기용 결합 중재기(2310)의 구성 및 동작으로 보다 상세히 살펴보기로 한다.
도 6은 결합 중재기의 구성요소와 그 동작 알고리즘을 보이고 있으며, 도 5는 도 6의 구성요소를 25개 사용하여 구성한, 5개의 큐를 가지고 있는 분배 스위치와 입력링크가 5개인 결합 스위치를 위한 결합 중재기를 보여주고 있다.
도 6에 도시된 결합 중재기 구성요소(6000)는 동작 초기화 신호(rst), 초기화 시 중재동작의 시작점을 나타내며 구성요소 행렬의 대각선 축(5300)에 위치하고 있는지를 표시하기 위한 정보(init_d), 중재기 동작 동기 신호(tck), 할당되지 않은 결합단 입력링크의 잔여 개수 입력정보(rqn_i), 할당되지 않은 결합단 입력링크의 잔여 개수 출력정보(rqn_o), 높은 공간 우선 순위를 갖는 다른 구성요소에 의하여 해당되는 링크가 선약되었는지를 나타내는 정보(grh_i), 링크 예약 출력 정보(grh_o), 매 중재 사이클마다 중재 동작의 시작점, 즉 가장 높은 우선 순위를 가지고 있는 구성요소를 특정하기 위한 포인터 입력 신호(po_i), 상기한 포인터 출력 신호(po_o), 분배 중재기에서 출력되는 n2bits 입력 신호들 중 해당 구성요소에 대응하는 1 bit 중재 입력 정보(disel), 그리고 해당 구성요소에 대응하는 큐와 링크에 패킷 출력이 결합 중재기에 의하여 예약되었는지를 나타내는 정보(ocsel)들의 입출력 신호들을 가지고 있다. 결합 중재기의 구성요소(6000)는 상기한 입력신호들을 이용하여 다음과 같은 동작을 수행한다.
도 6에서, 도면부호 "6100"은 구성요소(6000)의 동작 초기화 동작을 기술하고 있다. 즉, rst가 참(true)이면 해당 구성요소가 가장 높은 우선 순위를 가지고 있음을 의미하며, 하드웨어적으로는 중재기(5000)내의 비동기 루우프 신호의 피이드백 차단점 역할을 수행하는 po_o를 논리치 '1'로 초기화하여 해당 구성요소가 행렬의 대각선축에 위치함(5300)을 선언한다. 또한, rst가 참(true)이면 동작 초기화 단계이므로 중재 결과 신호인 ocsel를 '0'으로 하여 중재되지 않은 상태임을 선언한다.
도 6에서, 도면부호 "6200"은 구성요소(6000)의 본 동작 상태를 기술하고 있다. 즉, po_o가 참이면 구성요소는 행렬 대각선에 위치하므로 가장 높은 공간 우선 순위를 가진다. 이에 따라, 해당 큐에 배정될 수 있는 k2개의 결합단 입력링크들이미 배정 상태임으로 분배중재결과(disel)가 참이면 rqn_o는 k2-1를 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 grh_o와 ocsel은 논리치 참으로 할당받는다. 그러나, disel가 거짓(false)이면 해당 구성요소가 가장 높은 우선순위를 가지나, 분배중재결과가 없으므로 rqn_o는 k2를 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 grh_o와 ocsel은 논리치 거짓으로 할당받는다.
한편, po_o가 거짓이면, 즉 구성요소는 행렬 대각선외에 위치하며, disel이 참이고 grh_i가 거짓이며 그리고 rqn_i가 0이 아닌 경우, 즉 분배중재결과 해당 큐 및 링크로 패킷이 전달될 수 있으며 보다 높은 우선순위 구성요소에 의하여 해당 링크가 선점되지 않았으며 배정될 수 있는 결합단 입력링크가 있는 경우, rqn_o는 입력된 rqn_i의 값에서 -1한 값을 배정받으며, 해당 요소가 중재 예약되었음을 의미하는 grh_o와 ocsel은 논리치 참으로 할당받는다. 그러나, disel가 거짓(false)이거나 disel이 거짓이거나 grh_i가 참이거나 혹은 rqn_i가 0인 경우, 분배중재결과가 없으므로 rqn_o는 입력된 rqn_i의 값를 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 grh_o와 ocsel은 논리치 거짓으로 할당받는다.
도 6에서, 도면부호 "6000"에서 초기화 동작 이후 행렬 대각선축에 위치하는 것을 의미하는 포인터 신호(po_o)는 매 중재 사이클 마다 우측(혹은 좌측)에 위치하는 구성요소로 그 값이 쉬프트한다.
도 5에서, 도면부호 "5000"은 결합 중재기이며, lxn2bits인 분배중재 결과인 입력신호(5100)를 받아 해당되는 각 구성요소(5300 등)에 분배한 후 상기한 구성요소 동작에 의하여 각각의 행축별로 위치한 구성요소들중 분배중재결과(disel)가 참인 구성요소 k2개를 선정하여 이들에 해당한 패킷들이 내부 블록킹없이 최종 결합 스위치까지 도달될 수 있음을 결합중재결과 출력신호(5200)를 이용하여 큐 제어기에 통보한다. 여기서, 행(row) 루우프 신호선(5600)은 po_i, po_o와 rqn_i, rqn_o 신호들을 연결하는 통로들을 나타내고 있으며, 렬(column) 루우프 신호선(5700)은 grh_o와 grh_i 신호들을 연결하는 통로들을 나타내고 있다.
이제, 도 7을 참조하여 본 발명에 따른 분배결합 패킷 스위칭 장치(분배결합 패킷 스위치)의 성능을 살펴보기로 한다.
분배 스위치, 스위칭단 단위 스위치, 결합 스위치들이 균등하게 64x64이며, 이들을 이용하여 단일 링크 연결방식의 CLOS 스위치 네트워크 형태로 구성한 4096x4096 분배결합 패킷 스위치에 균등하며 랜덤한 부하를 가하는 경우, 분배결합 스위치의 스위칭 지연 특성 컴퓨터 모의 시험 결과가 도 7에 도시되었다.
도 7에서는 전술한 바와 같이 전체적으로 이상적인 출력 버퍼 스위치 특성의 2배 정도의 지연값을 보이고 있음을 나타내고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명은, 내부 링크 사용에 큐별로 지정되는 공간 우선순위를 사용하여 높은 처리율을 갖는 중재 기법을 통해, 차세대 패킷망에서 한 번의 스위칭으로 정보 교환(one hop switching)을 가능하게 하는 효과가 있다.

Claims (6)

  1. 차세대 패킷망에서의 분배결합 패킷 스위칭 장치에 있어서,
    i(단, i는 임의의 자연수임)개의 m1ix n1단위 스위치 모듈들로 구성된 분배수단;
    j(단, j는 임의의 자연수임)개의 m2x n2단위 스위치 모듈들로 구성된 스위칭수단;
    l(단, l은 임의의 자연수임)개의 m3x n3l단위 스위치 모듈들로 구성된 결합수단; 및
    상기 분배수단과 상기 스위칭수단, 상기 스위칭수단과 상기 결합수단을 연결하는 연결수단
    을 포함하되, 상기 i개의 m1ix n1단위 스위치 모듈 내부에는 상기 결합수단에 있는 l개의 m3x n3l단위 스위치 모듈들의 개수와 동일한 l개의 큐(queue)들이 구비되며, 스위치 패브릭 내부의 연결은 두 가지 종류의 균일한 특성을 갖는 링크들로만 연결되지만, 스위치 패브릭 외부로는 다양한 속도의 가입자 단말 혹은 망 정합 장치들을 직접 수용할 수 있어, 한 번의 스위칭으로 정보 교환(one hop switching)이 가능하도록 한 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
  2. 제 1 항에 있어서,
    상기 분배수단의 단위 스위치 모듈은 각각,
    분배 스위치들이 가지고 있는 l개의 큐들에 대하여 패킷 입출력을 제어하는 i개의 큐 제어기;
    상기 i개의 큐 제어기(개별 큐 제어기)에 있는 l개의 큐들에 저장되어 있는 패킷 개수를 입력으로 하여 상기 분배 스위치의 출력링크 혹은 상기 스위칭수단내의 스위치들에 배분하는 분배 중재기; 및
    상기 분배 중재기에서 분배된 패킷들의 상기 스위칭수단 혹은 상기 결합수단의 입출력링크 경합을 중재하는 결합 중재기
    를 포함하되, 높은 중재 처리 효율을 위하여 스위치내 연결링크들에 상호 겹치지 않는 공간 및 시간 우선 순위를 사이클릭(cyclic)하게 배분하는 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
  3. 제 2 항에 있어서,
    상기 분배 중재기는,
    구성요소로서, 동작 초기화 신호(rst), 동작 동기 신호(tck), 큐의 잔여 개수 입력정보(rqn_i), 큐의 잔여 개수 출력정보(rqn_o), 높은 공간 우선 순위를 갖는 다른 구성요소에 의하여 해당되는 링크가 선약되었는지를 나타내는 정보(grh_i), 링크 예약 출력 정보(grh_o), 그리고 해당 구성요소에 대응하는 큐와링크에 패킷 출력이 예약되었는지를 나타내는 정보(odisel)들의 입출력 신호를 가지고 있으며,
    큐의 잔여 개수 정보(rqn_i)와 해당되는 출력링크에 이전 구성요소에 의하여 패킷이 할당되었는가를 나타내는 정보(grh_i)를 이용하여,
    상기 구성요소들로 사각형 행렬을 이루며, 렬축(column)은 분배스위치 큐들에 대응하며, 행축(row)에 분배스위치의 출력링크가 대응하며, 대각선 축상에 있는 구성요소의 상기 rqn_i는 공간 스위치에 의하여 결정되는 공간 우선 순위로 입력되는 큐 제어기의 잔여 패킷 정보를 입력받으며, 대각선 축상에 있는 구성요소의 상기 grh_i는 논리치 '0'(3810)으로 고정되어 인입되어, 이들 위치가 분배중재의 시작점이며 최고 우선 순위를 가지며, 그리고 이들 대각선축(diagonal)에 위치한 구성요소들은 하드웨어 구현시 비동기 피드백 루프을 차단하며, 큐 잔여 패킷 정보를 입력받아, 큐별 링크 공간 우선 순위에 따라 방출되고자 하는 패킷들을 출력링크에 균등하게 분배하는 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
  4. 제 3 항에 있어서,
    상기 구성요소는,
    상기 rqn_i이 0이 아니며(즉, 할당할 수 있는 잔여 패킷이 있으며) 상기 grh_i가 '0'인 경우(즉, 보다 높은 공간 우선 순위를 갖는 이전 구성요소에 의하여 해당되는 출력링크가 선점되지 않은 경우), 상기 rqn_i에서 -1한 값을 상기 rqn_o로 할당하며. 상기 grh_o에는 논리치 '1'을 할당하여 출력하고, 이때 상기 odisel은 해당 큐와 해당 출력링크에 패킷이 할당되었음을 의미하는 논리치 '1'을 가지며, 이외의 경우 상기 rqn_o는 상기 rqn_i 입력값, 상기 grh_o에는 상기 grh_i 입력치가 그대로 할당되어 출력되며, 동일한 경우 상기 odisel은 해당 큐와 해당 출력링크에 패킷이 할당되지 않았음을 의미하는 논리치 '0'을 갖는 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
  5. 제 2 항에 있어서,
    상기 결합 중재기는,
    구성요소로서, 동작 초기화 신호(rst), 초기화시 중재 동작의 시작점을 나타내며 구성요소행렬의 대각선 축에 위치하고 있는지를 표시하기 위한 정보(init_d), 중재기 동작 동기 신호(tck), 할당되지 않은 결합단 입력링크의 잔여 개수 입력정보(rqn_i), 할당되지 않은 결합단 입력링크의 잔여 개수 출력정보(rqn_o), 높은 공간 우선 순위를 갖는 다른 구성요소에 의하여 해당되는 링크가 선약되었는지를 나타내는 정보(grh_i), 링크 예약 출력 정보(grh_o), 매 중재 사이클마다 중재 동작의 시작점, 즉 가장 높은 우선 순위를 가지고 있는 구성요소를 특정하기 위한 포인터 입력 신호(po_i), 상기한 포인터 출력 신호(po_o), 상기 분배 중재기에서 출력되는 비트 입력 신호들 중 해당 구성요소에 대응하는 중재 입력 정보(disel), 그리고 해당 구성요소에 대응하는 큐와 링크에 패킷 출력이 결합중재기에 의하여 예약되었는지를 나타내는 정보(ocsel)들의 입출력 신호들을 가지고 있으며,
    상기 구성요소들로 사각형 행렬을 이루며, 분배중재 결과인 입력신호들을 받아 해당되는 각 구성요소들에 분배한 후 각각의 행축별로 위치한 구성요소들중 분배중재결과(disel)가 참인 구성요소를 선정하여 이들에 해당한 패킷들이 내부 블록킹 없이 최종 결합 스위치까지 도달될 수 있음을 결합중재결과 출력신호를 이용하여 큐 제어기에 통보하는 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
  6. 제 5 항에 있어서,
    상기 구성요소는,
    초기화 동작시에, 매중재 사이클을 제어하는 동기 클럭(rst)이 참(true)이면 해당 구성요소가 가장 높은 우선 순위를 가지고 있음을 의미하며, 하드웨어적으로는 중재기내의 비동기 루우프 신호의 피이드백 차단점 역할을 수행하는 상기 po_o를 논리치 '1'로 초기화하여 해당 구성요소가 행렬의 대각선축에 위치함을 선언하며, 상기 rst가 참(true)이면 동작 초기화 단계이므로 중재 결과 신호인 상기 ocsel를 '0'으로 하여 중재되지 않은 상태임을 선언하며,
    본 동작 수행시에, 상기 po_o가 참이면, 상기 구성요소가 행렬 대각선에 위치하므로 가장 높은 공간 우선 순위를 가지며, 이로 인해 해당 큐에 배정될 수 있는 소정 개수의 결합수단 입력링크들이 미 배정 상태임으로 분배중재결과(disel)가 참이면 상기 rqn_o가 소정 개수에서 -1를 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 상기 grh_o와 상기 ocsel가 논리치 참으로 할당받으며, 상기 disel가 거짓(false)이면 해당 구성요소가 가장 높은 우선순위를 가지나 분배중재결과가 없으므로 상기 rqn_o가 상기 소정 개수를 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 상기 grh_o와 상기 ocsel가 논리치 거짓으로 할당받으며,
    상기 po_o가 거짓이면(즉, 구성요소는 행렬 대각선외에 위치하며), 상기 disel이 참이고 상기 grh_i가 거짓이며 그리고 상기 rqn_i가 0이 아닌 경우(즉, 분배중재결과 해당 큐 및 링크로 패킷이 전달될 수 있으며 보다 높은 우선순위 구성요소에 의하여 해당 링크가 선점되지 않았으며 배정될 수 있는 결합단 입력링크가 있는 경우), 상기 rqn_o가 입력된 상기 rqn_i의 값에서 -1한 값을 배정받으며, 해당 요소가 중재 예약되었음을 의미하는 상기 grh_o와 상기 ocsel가 논리치 참으로 할당받으며,
    상기 disel가 거짓(false)이거나 상기 disel이 거짓이거나 상기 grh_i가 참이거나 혹은 상기 rqn_i가 0인 경우, 분배중재결과가 없으므로 상기 rqn_o가 입력된 상기 rqn_i의 값을 할당받으며, 해당 요소가 중재 예약되었음을 의미하는 상기 grh_o와 상기 ocsel가 논리치 거짓으로 할당받는 것을 특징으로 하는 분배결합 패킷 스위칭 장치.
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