KR20020053527A - Method of manufacturing a field transistor in a semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 필드 트랜지스터 제조 방법에 관한 것으로, 특히 필드 트랜지스터의 접합부를 제 1 접합부 및 제 1 접합부보다 깊게 형성된 제 2 접합부로 형성함으로써 접합부로 전류가 과도하게 흐르는 것을 방지하여 콘택 파괴를 방지할 수 있는 반도체 소자의 필드 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a field transistor of a semiconductor device, and in particular, by forming a junction of a field transistor as a first junction and a second junction formed deeper than the first junction, thereby preventing excessive current from flowing to the junction, thereby preventing contact breakdown. The field transistor manufacturing method of the semiconductor element which can be performed.
메모리 소자의 집적 회로에서 발생하는 고장 모드(failure mode)에는 여러가지 있는데, 전기적 현상에 의한 모드에는 EOS와 ESD(Electrostatic Discharge; 정전기 방전)로 분류된다. 그중에서 ESD 현상은 정전기가 흐르면서 발생하는 현상으로, 발생 원인에 따라 HBM, MM, CDM으로 분류된다. 이러한 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합부나 콘택 또는 게이트 산화막의 용해(melting)에 의한 파괴(failure) 현상의 원인이 된다.There are various failure modes that occur in integrated circuits of memory devices. The modes of electrical phenomena are classified into EOS and ESD (Electrostatic Discharge). Among them, ESD is a phenomenon caused by the flow of static electricity, and classified into HBM, MM, and CDM according to the cause of occurrence. Since the current flows concentrated to the weakest part of the transistor, it causes a failure due to melting of the junction, the contact, or the gate oxide film.
이러한 ESD 현상에 대하여 내부 회로를 보호하기 위해 메모리 소자에서는 입력 핀과 DQ 핀에 ESD 보호 회로를 구성하고 있다. 이러한 보호 회로는 그 기능상 입력단에는 전압을 일정하게 유지하는 역할을 해주도록 하고, 출력단에는 전류를일정하게 유지하는 역할을 해주도록 한다.In order to protect the internal circuit against such ESD phenomenon, the memory device includes an ESD protection circuit at the input pin and the DQ pin. This protection circuit functions to keep a constant voltage at the input stage and a constant current at the output stage.
도 1은 입력 핀에 일반적으로 사용되는 ESD 보호 회로이다. 전원 단자(Vcc)와 접지 단자(Vss) 사이에 입력 패드와 연결되도록 전원 필드 트랜지스터(F11)와 접지 필드 트랜지스터(F12)가 접속된다. 그리고, 확산 저항(DR)을 통해 내부 회로로 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)로 구성된 입력 버퍼가 접속된 다. 이러한 보호 회로는 외부의 정전기 충격으로부터 내부 회로를 보호하도록 구성된다. 일반적으로 메모리에서 입력 핀에 사용되는 보호 회로는 필드 트랜지스터가 주로 사용된다.Figure 1 is an ESD protection circuit commonly used on input pins. A power field transistor F11 and a ground field transistor F12 are connected between the power supply terminal Vcc and the ground terminal Vss so as to be connected to an input pad. An input buffer composed of the PMOS transistor P11 and the NMOS transistor N11 is connected to the internal circuit through the diffusion resistor DR. This protection circuit is configured to protect the internal circuit from external electrostatic shock. In general, field transistors are mainly used as protection circuits used for input pins in memory.
도 2는 DQ 핀에서 일반적으로 사용하는 ESD 보호 회로이다. 전원 단자(Vcc)와 접지 단자(Vss) 사이에 DQ 패드와 연결되도록 제 1 PMOS 트랜지스터(P211)와 제 1 NMOS 트랜지스터(N21)가 접속된다. 그리고, 저항(R)을 통해 내부 회로로 제 2 PMOS 트랜지스터(P22) 및 제 2 NMOS 트랜지스터(N22)로 구성된 입력 버퍼가 접속된다. DQ 핀에서는 데이터의 출력을 담당하는 출력 버퍼를 ESD 보호 회로로 사용하고 있는데, 출력 버퍼는 패드에 인접하여 있으며, ESD에 견딜 수 있도록 하기 위해 수백 ㎛의 폭을 갖는 구조로 설계된다.2 is an ESD protection circuit commonly used at the DQ pin. The first PMOS transistor P211 and the first NMOS transistor N21 are connected between the power supply terminal Vcc and the ground terminal Vss so as to be connected to the DQ pad. An input buffer composed of the second PMOS transistor P22 and the second NMOS transistor N22 is connected to the internal circuit through the resistor R. The DQ pin uses an output buffer for the output of the data as an ESD protection circuit. The output buffer is adjacent to the pad and designed to be hundreds of μm wide to withstand ESD.
한편, 입력 핀에 사용되는 ESD 보호 회로에 있어 필드 트랜지스터의 설계는 매우 중요하다. 일반적으로 ESD 입력 회로의 필드 트랜지스터는 HBM에 있어서는 모서리(액티브 영역과 필드 영역이 접하는 부분)에서 전류가 흐르게 되고, 크라우딩 (crowding) 또한 이 부분에서 발생된다. 이와 달리 MM의 경우는 HBM에 비해 전류의 양도 더 많고, 콘택 하단의 접합부로 전류가 많이 흐르게 된다. 그러므로 전류 크라우딩으로 인한 ESD 파괴를 방지하기 위해 적정한 구조가 필요하다.On the other hand, the design of field transistors is very important for ESD protection circuits used on input pins. In general, field transistors of an ESD input circuit have current flowing at corners (where the active area and the field area contact each other), and crowding is also generated at this part. On the other hand, in case of MM, the amount of current is higher than that of HBM, and the current flows to the junction at the bottom of the contact. Therefore, a suitable structure is needed to prevent ESD destruction due to current crowding.
종래의 0.35㎛ 플래쉬 메모리 소자에서는 도 3 및 도 4에 도시된 바와 같은 필드 트랜지스터를 사용하고 있는데, 종래의 필드 산화막 제조 방법을 설명하면 다음과 같다.In the conventional 0.35 탆 flash memory device, a field transistor as shown in FIGS. 3 and 4 is used. A conventional method of manufacturing a field oxide film is as follows.
반도체 기판(11 및 101)의 소정 영역에 필드 산화막(102)를 형성하여 필드 영역(12)과 액티브 영역(13)을 확정한다. 그리고 액티브 영역(13)의 반도체 기판에 DDD 공정에 의해 접합부(103)를 형성한다. 셀 영역이 소자 제조 공정중에 반도체 기판 상부에 형성된 절연막(104)의 소정 영역을 식각하여 콘택(14)을 형성한다. 콘택(14)이 매립되도록 전체 구조 상부에 텅스텐등의 도전체막(105)을 형성한 후 전면 식각 공정을 실시한다.The field oxide film 102 is formed in predetermined regions of the semiconductor substrates 11 and 101 to determine the field region 12 and the active region 13. The junction portion 103 is formed on the semiconductor substrate of the active region 13 by a DDD process. The contact region 14 is formed by etching a predetermined region of the insulating layer 104 formed on the semiconductor substrate during the cell manufacturing process. A conductive film 105 such as tungsten is formed on the entire structure so that the contact 14 is embedded, and then a full surface etching process is performed.
상기한 바와 같이 종래의 필드 산화막 제조 공정에서 접합부는 DDD 공정으로 형성한다. 일반적으로 ESD에는 DDD 구조보다는 LDD 구조가 더 유리하다. 그러나, 플래쉬 메모리 소자에서는 게이트 산화막의 두께 때문에 DDD 구조가 LDD 구조에 비해 유리하며, 또한 입력 핀에 12.5V의 고전압이 인가되는 경우가 있기 때문에 DDD 구조를 사용하고 있다. 그러나 DDD 구조는 LDD에 비해 높은 접합 항복 전압을 가지기 때문에 ESD 파괴 현상으로 나타날 수 있다.As described above, in the conventional field oxide film production process, the junction portion is formed by the DDD process. In general, an LDD structure is more advantageous than an DDD structure for an ESD. However, in the flash memory device, the DDD structure is advantageous over the LDD structure because of the thickness of the gate oxide film, and since the high voltage of 12.5V is sometimes applied to the input pin, the DDD structure is used. The DDD structure, however, has a higher junction breakdown voltage than LDD, which can lead to ESD breakdown.
실제로, 현재 사용되고 있는 ESD 특성 확인 결과 모서리 부분의 파괴는 없지만, 필드 트랜지스터내에 콘택 스파이킹 현상이 발견되며, 이러한 콘택 파괴가 입력 핀 누설의 원인이 되고 있다. 이와 같은 결과는 ESD 스트레스에 의하여 콘택 하단의 접합부로 전류가 과도하게 흐르게 되어 콘택 파괴를 유발하게 된다.In fact, the ESD characteristic check currently used does not destroy edges, but contact spikes are found in the field transistors, and such contact breakage causes input pin leakage. This result is excessive current flow to the junction of the bottom of the contact due to ESD stress causes contact breakdown.
본 발명의 목적은 접합부로 전류가 과도하게 흐르는 것을 방지하여 콘택 파괴를 방지할 수 있는 반도체 소자의 필드 트랜지스터 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a field transistor of a semiconductor device capable of preventing contact breakage by preventing excessive current from flowing to the junction.
본 발명의 다른 목적은 접합부의 구조를 변형하여 콘택 파괴를 방지함으로써 ESD 특성을 개선시킬 수 있는 반도체 소자의 필드 트랜지스터 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a field transistor of a semiconductor device which can improve ESD characteristics by modifying the structure of the junction to prevent contact breakage.
도 1은 입력핀에 사용되는 ESD 보호 회로.1 is an ESD protection circuit used on an input pin.
도 2는 DQ핀에 사용되는 ESD 보호 회로.2 is an ESD protection circuit used on the DQ pin.
도 3은 종래의 필드 트랜지스터의 평면도.3 is a plan view of a conventional field transistor.
도 4는 도 3의 A-A' 라인을 따라 절취한 필드 트랜지스터의 단면도.4 is a cross-sectional view of the field transistor taken along the line AA ′ of FIG. 3.
도 5는 본 발명에 따른 필드 트랜지스터의 평면도.5 is a plan view of a field transistor according to the present invention;
도 6은 도 6의 B-B' 라인을 따라 절취한 상태의 필드 트랜지스터의 단면도.FIG. 6 is a cross-sectional view of the field transistor taken along the line BB ′ of FIG. 6.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 및 22 : 반도체 기판12 및 22 : 필드 영역11 and 22: semiconductor substrate 12 and 22: field region
13 및 23 : 액티브 영역14 및 25 : 콘택13 and 23: active area 14 and 25: contact
24 : 제 2 접합부24: second junction
101 및 201 : 반도체 기판102 및 202 : 필드 산화막101 and 201: semiconductor substrate 102 and 202: field oxide film
103 : 접합부104 및 205 : 절연막103: junction 104 and 205: insulating film
105 및 206 : 도전체막203 : 제 1 접합부105 and 206: conductor film 203: first junction portion
204 : 제 2 접합부204: second junction
본 발명에 따른 반도체 소자의 필드 트랜지스터 제조 방법은 반도체 기판의 소정 영역에 필드 산화막을 형성하여 필드 영역과 액티브 영역을 확정하는 단계와, 상기 액티브 영역에 제 1 불순물 이온 주입 공정을 실시하여 제 1 접합부를 형성하는 단계와, 상기 액티브 영역의 소정 영역에 제 1 불순물 이온 주입 공정보다 높은 에너지 및 이온량으로 제 2 불순물 이온 주입 공정을 실시하여 상기 제 1 접합부보다 깊게 제 2 접합부를 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 상기 절연막의 소정 영역을 식각하여 상기 제 2 접합부를 노출시키는 콘택을 형성하는 단계와, 상기 콘택에 도전체막을 매립시키는 단계를 포함하여 이루어진 것을 특징으로 한다.In the method of manufacturing a field transistor of a semiconductor device according to the present invention, a field oxide film is formed in a predetermined region of a semiconductor substrate to determine a field region and an active region, and a first impurity ion implantation process is performed on the active region to form a first junction. And forming a second junction deeper than the first junction by performing a second impurity ion implantation process in a predetermined region of the active region with a higher energy and ion amount than a first impurity ion implantation process; And forming a contact to expose the second junction by etching a predetermined region of the insulating film after forming an insulating film on the structure, and filling a conductive film in the contact.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 5는 본 발명에 따른 반도체 소자의 필드 트랜지스터의 평면도이고, 도 6은 도 5의 B-B' 라인을 따라 절취한 상태의 단면도로서, 이들을 이용하여 본 발명에 따른 반도체 소자의 필드 산화막 제조 방법을 설명하면 다음과 같다.5 is a plan view of a field transistor of a semiconductor device according to the present invention, Figure 6 is a cross-sectional view taken along the line BB 'of FIG. Is as follows.
반도체 기판(21 및 201)의 소정 영역에 필드 산화막(202)를 형성하여 필드 영역(22)과 액티브 영역(23)을 확정한다. 그리고 액티브 영역(23)의 반도체 기판에 DDD 공정에 의해 제 1 접합부(203)를 형성한다. 액티브 영역(23)의 소정 부분에 1 접합부(203)을 형성하기 위한 이온 주입 공정보다 더 높은 에너지 및 불순물 농도로 2차 불순물 이온 주입 공정을 실시하여 제 2 접합부(24 및 204)를 형성한다. 따라서, 제 2 접합부(24 및 204)는 제 1 접합부(203)보다 더 깊이 형성된다. 또한, 제 2 접합부(24 및 204)는 필드 산화막(202)과 제 1 접합부(203)가 접하는 부분보다 액티브 영역쪽으로 형성한다. 셀 영역의 소자 제조 공정중에 반도체 기판(21) 상부에 형성된 절연막(205)의 소정 영역을 식각하여 콘택(25)을 형성한다. 콘택(25)이 매립되도록 전체 구조 상부에 텅스텐등의 도전체막(206)을 형성한 후 전면 식각 공정을 실시한다.The field oxide film 202 is formed in predetermined regions of the semiconductor substrates 21 and 201 to determine the field region 22 and the active region 23. The first junction 203 is formed in the semiconductor substrate of the active region 23 by a DDD process. The second junctions 24 and 204 are formed by performing a second impurity ion implantation process at a higher energy and impurity concentration than the ion implantation process for forming the first junction 203 in the predetermined portion of the active region 23. Thus, the second junctions 24 and 204 are formed deeper than the first junction 203. In addition, the second junction portions 24 and 204 are formed toward the active region rather than the portion where the field oxide film 202 and the first junction portion 203 are in contact with each other. During the device manufacturing process of the cell region, the contact 25 is formed by etching a predetermined region of the insulating layer 205 formed on the semiconductor substrate 21. A conductive film 206 such as tungsten is formed on the entire structure so that the contact 25 is embedded, and then a full surface etching process is performed.
상술한 바와 같이 본 발명에서는 ESD 보호 회로용 필드 트랜지스터의 제 1 접합부 안쪽으로 제 1 접합부보다 높은 에너지 및 이온양으로 제 2 접합부를 형성함으로써 DDD 구조의 접합부의 단점인 전류 크라우딩을 방지하여 전류를 분산시켜 ESD 특성을 개선시킬 수 있다. 제 2 접합부는 접합 항복 전압이 상대적으로 낮기 때문에 전류가 주로 제 2 접합부쪽으로 집중적으로 빠지게 되며, 또한 기존의 경우처럼 한곳에 집중되는 것이 아니라 골고루 분산되므로 ESD 특성에 유리하게 된다. 뿐만 아니라 ESD에 의한 열충격(thermal shock)이 발생된다 하더라고 제 2 접합부에서 발생되므로 게이트 산화막이나 콘택에 거의 영향을 미치지 않으며, 콘택 용해가 현상이 발생되더라도 제 2 접합부가 누설 원인을 제거할 수 있다.As described above, the present invention prevents current crowding, which is a disadvantage of the junction of the DDD structure, by forming a second junction inside the first junction of the field transistor for the ESD protection circuit with a higher energy and ion amount than the first junction. Dispersion can improve ESD characteristics. Because the second junction has a relatively low junction breakdown voltage, the current is mainly concentrated toward the second junction, and is also advantageous in ESD characteristics because it is distributed evenly rather than concentrated in one place as in the conventional case. In addition, since the thermal shock caused by ESD is generated at the second junction, it hardly affects the gate oxide film or the contact, and even if the contact dissolution occurs, the second junction can eliminate the cause of leakage.
한편, DQ 핀의 ESD 보호 회로로 사용되는 입출력 드라이버의 트랜지스터를 상기와 같은 방법으로 형성하도라도 채널쪽은 종래의 형태와 차이가 없기 때문에 입출력 드라이버의 정상적인 동작에 문제가 없다.On the other hand, even if the transistor of the input / output driver used as the ESD protection circuit of the DQ pin is formed in the same manner as above, the channel side is not different from the conventional form, so there is no problem in the normal operation of the input / output driver.
상술한 바와 같이 본 발명에 의하면 효과적으로 ESD를 보호할 수 있어 반도체 소자의 특성을 향상시킬 수 있다.As described above, according to the present invention, it is possible to effectively protect the ESD, thereby improving the characteristics of the semiconductor device.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110429 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |