KR20020044001A - Method of manufacturing insulating layer filling gap between small patterns for semiconductor device - Google Patents

Method of manufacturing insulating layer filling gap between small patterns for semiconductor device Download PDF

Info

Publication number
KR20020044001A
KR20020044001A KR1020000073485A KR20000073485A KR20020044001A KR 20020044001 A KR20020044001 A KR 20020044001A KR 1020000073485 A KR1020000073485 A KR 1020000073485A KR 20000073485 A KR20000073485 A KR 20000073485A KR 20020044001 A KR20020044001 A KR 20020044001A
Authority
KR
South Korea
Prior art keywords
insulating layer
gas
semiconductor device
sih
gap
Prior art date
Application number
KR1020000073485A
Other languages
Korean (ko)
Inventor
한재현
안태혁
강호규
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000073485A priority Critical patent/KR20020044001A/en
Publication of KR20020044001A publication Critical patent/KR20020044001A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for fabricating an insulation layer filling a gap between fine patterns of a semiconductor device is provided to prevent an insulation defect like a bridge in a subsequent process, by preventing a void inside the gap between fine material layer patterns. CONSTITUTION: Plasma excited from reaction gas including silicon source gas and etchant source gas is supplied to a semiconductor substrate(100) having the material layer pattern(200). Bias is applied to the rear surface of the semiconductor substrate continuously or as a pulse state to induce deposition and etch processes caused by plasma.

Description

반도체 장치의 미세 패턴들간의 갭을 채우는 절연층 형성 방법{Method of manufacturing insulating layer filling gap between small patterns for semiconductor device}A method of forming an insulating layer filling a gap between fine patterns of a semiconductor device {Method of manufacturing insulating layer filling gap between small patterns for semiconductor device}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 미세 패턴(small patterns)들간의 갭(gap)을 채우는 절연층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming an insulating layer that fills a gap between small patterns.

반도체 장치가 고집화됨에 따라 패턴들의 크기가 매우 작아지고 있다. 이에 따라, 게이트나 비트 라인(bit line)과 같은 도전성 라인들 간에 절연층을 보이드(void)없이 증착하기가 매우 어려워지고 있다. 이러한 보이드는 후속 공정에서 도전 물질을 증착할 때 브리지(bridge)를 유발하여 반도체 장치의 정상적인 동작을 불가능하게 할 수 있다.As semiconductor devices are becoming highly integrated, the sizes of the patterns become very small. As a result, it is very difficult to deposit an insulating layer without voids between conductive lines such as gates or bit lines. Such voids can cause bridges when depositing a conductive material in subsequent processes, making normal operation of the semiconductor device impossible.

상기한 바와 같은 갭 채움(gap fill) 특성이 열악해지는 것은 절연층의 증착 특성에 기인하는 것으로, 절연층이 증착될 때 패턴들의 모서리 부위에 우선적으로 증착이 이루어져 우선적으로 증착된 부분이 패턴들 간의 갭 내부에 절연 물질이 계속적으로 증착되는 것을 방해하기 때문이다. 즉, 패턴들의 모서리 부위에 우선적으로 절연 물질의 증착이 이루어져 결국 이러한 절연 물질에 의해서 갭의 입구를 막히는 원하지 않는 효과가 발생되며, 이에 의해서 갭 내부가 절연 물질의 증착으로 채워지는 것이 억제된다. 이에 따라, 보이드를 수반하는 절연층이 형성되는 것을 회피하기가 어려워진다.The poor gap fill characteristics as described above are due to the deposition characteristics of the insulating layer, and when the insulating layer is deposited, the deposition is preferentially performed on the corners of the patterns, and thus, the preferentially deposited portion is formed between the patterns. This is because it prevents the continuous deposition of insulating material inside the gap. That is, deposition of an insulating material is preferentially deposited at the corners of the patterns, resulting in an undesirable effect of clogging the opening of the gap by this insulating material, thereby suppressing filling the gap interior with deposition of the insulating material. As a result, it becomes difficult to avoid the formation of the insulating layer accompanying the voids.

본 발명이 이루고자 하는 기술적 과제는, 미세 패턴들 간의 갭을 충분히 채워 보이드의 발생을 방지하는 반도체 장치의 절연층 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming an insulating layer of a semiconductor device that sufficiently fills a gap between fine patterns to prevent generation of voids.

도 1은 본 발명의 실시예에 의한 반도체 장치의 미세 패턴들간의 갭을 채우는 절연층 형성 방법을 설명하기 위해서 개략적으로 도시한 타이밍(timing)도 이다.1 is a timing diagram schematically illustrating a method of forming an insulating layer filling a gap between fine patterns of a semiconductor device according to an exemplary embodiment of the present invention.

도 2 내지 도 5는 본 발명의 실시예에 의한 반도체 장치의 미세 패턴들간의 갭을 채우는 절연층 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.2 to 5 are cross-sectional views schematically illustrating a method of forming an insulating layer filling a gap between fine patterns of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>

100: 반도체 기판,200: 미세 물질층 패턴,100: semiconductor substrate, 200: fine material layer pattern,

300; 절연층.300; Insulation layer.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 물질층 패턴이 형성된 반도체 기판 상에 실리콘 소오스 가스 및 에천트 소오스 가스를 포함하는반응 가스로부터 여기되는 플라즈마를 제공하는 단계와, 상기 반도체 기판의 후면에 바이어스를 지속적으로 인가하거나 온-오프로 펄스 상태로 인가하여 상기 플라즈마에 의한 증착 작용 및 식각 작용을 유발하여 상기 반도체 기판 상에 상기 물질층 패턴 간의 갭을 메우는 절연층을 형성하는 단계를 포함하는 반도체 장치의 절연층 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a plasma excited from a reaction gas including a silicon source gas and an etchant source gas on a semiconductor substrate on which a material layer pattern is formed, and the semiconductor substrate. Continuously applying a bias to the rear surface of the substrate or applying pulses on-off to form an insulating layer filling the gap between the material layer patterns on the semiconductor substrate by inducing deposition and etching by the plasma. It provides a method for forming an insulating layer of a semiconductor device comprising.

여기서, 상기 실리콘 소오스 가스는 SiH4, Si2H6, Si(CH3)4, SiH3(CH3) 또는 SiH2(CH3)2를 포함하고, 상기 에천트 소오스 가스는 SiF4, SiHF3, SiH2F2, SiH3F 또는 Si2F6을 포함하거나 CF4, CHF3, CH2F2, C4F8, C2F6또는 C5F8을 포함하거나 F2또는 NF3을 포함한다. 더하여, 상기 반응 가스는 산소 전구체(precursor) 또는 할로겐 가스를 더 포함한다.Here, the silicon source gas includes SiH 4 , Si 2 H 6 , Si (CH 3 ) 4 , SiH 3 (CH 3 ) or SiH 2 (CH 3 ) 2 , and the etchant source gas is SiF 4 , SiHF 3 , SiH 2 F 2 , SiH 3 F or Si 2 F 6 or CF 4 , CHF 3 , CH 2 F 2 , C 4 F 8 , C 2 F 6 or C 5 F 8 , or F 2 or NF 3 is included. In addition, the reaction gas further includes an oxygen precursor or a halogen gas.

본 발명에 따르면, 보이드의 발생을 방지하며 미세한 물질층 패턴들 간의 갭을 메우는 절연층을 형성할 수 있다.According to the present invention, it is possible to form an insulating layer that prevents the generation of voids and fills the gap between the fine material layer patterns.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.

도 1은 본 발명의 실시예에 의한 반도체 장치의 절연층 형성 방법에 이용되는 바이어스(bias) 인가 조건을 나타내는 타이밍(timing)도이고, 도 2 내지 도 5는 본 발명의 실시예에 의한 반도체 장치의 절연층 형성 방법을 공정 순서에 따라 개략적으로 나타내는 단면도들이다.1 is a timing diagram showing a bias application condition used in an insulating layer forming method of a semiconductor device according to an embodiment of the present invention, and FIGS. 2 to 5 are semiconductor devices according to an embodiment of the present invention. Are cross-sectional views schematically showing a method for forming an insulating layer according to the process sequence.

본 발명의 실시예에 의한 반도체 장치의 절연층 형성 방법은 절연층을 증착할 때, 증착 목적의 반응 가스에 식각 목적의 반응 가스를 추가한 반응 가스를 이용하고 바이어스를 펄스(pulse) 형태로 제공하여, 즉, 바이어스를 온-오프(on-off) 형태로 지속적으로 제공하며 절연층을 증착하는 방법을 제공한다. 이하 도면들을 인용하는 실시예를 통해서 보다 상세하게 설명한다.In the method for forming an insulating layer of a semiconductor device according to an embodiment of the present invention, when depositing an insulating layer, a reaction gas in which an etching reaction target gas is added to the deposition reaction reaction gas is provided and a bias is provided in a pulse form. That is, the present invention provides a method of continuously depositing an on-off form and depositing an insulating layer. Hereinafter, the embodiments will be described in more detail with reference to the accompanying drawings.

도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 물질층 패턴(200)을 형성한다. 이러한 물질층 패턴(200)은 트랜지스터의 게이트 라인(gate line)과 이러한 게이트 라인을 보호하는 절연 물질로 이루어지는 캐핑층(capping layer) 및 스페이이서(spacer) 등으로 이루어지는 게이트 구조일 수 있다. 또한, 물질층 패턴(200)은 비트 라인 등과 같은 도전층 패턴일 수 있다.1 and 2, the material layer pattern 200 is formed on the semiconductor substrate 100. The material layer pattern 200 may be a gate structure including a gate line of a transistor and a capping layer and a spacer made of an insulating material protecting the gate line. In addition, the material layer pattern 200 may be a conductive layer pattern such as a bit line.

이러한 물질층 패턴(200) 상에 SiH4, Si2H6, Si(CH3)4, SiH3(CH3) 또는 SiH2(CH3)2등의 Si-H계 가스와 같은실리콘 소오스 가스(silicon source gas)를 포함하는 반응 가스를 사용하여 절연층 제1하위층(300a)을 증착한다. 실리콘 소오스 가스는 증착에 필요한 실리콘을 제공하는 역할을 한다.Silicon source gas such as Si-H based gas such as SiH 4 , Si 2 H 6 , Si (CH 3 ) 4 , SiH 3 (CH 3 ) or SiH 2 (CH 3 ) 2 on the material layer pattern 200 The insulating layer first sublayer 300a is deposited using a reaction gas including a silicon source gas. The silicon source gas serves to provide the silicon needed for deposition.

또한, 이러한 반응 가스에는 실리콘 소오스 가스와 같이 증착 목적의 가스 이외에도 불소를 함유하는 에천트 소오스 가스(etchant source gas)와 같은 식각 목적의 가스도 포함되는 것이 바람직하다. 에천트 소오스 가스로는, Si-F계 가스(예컨대, SiF4, SiHF3, SiH2F2, SiH3F 또는 Si2F6), C-F계 가스(예컨대, CF4, CHF3, CH2F2, C4F8, C2F6또는 C5F8), F2또는 NF3을 예로 들 수 있다. 이러한 불소를 함유하는 가스는 플라즈마(plasma) 등으로 여기되어 실리콘 산화물과 반응할 때, SiF4와 같이 휘발성이 강한 부산물을 생성하는 것으로 알려져 있으며, 주로 식각 공정에 사용되는 것으로 알려져 있다.In addition, the reaction gas preferably includes an etching purpose gas such as an etchant source gas containing fluorine, in addition to a gas for deposition, such as a silicon source gas. Examples of the etchant source gas include Si-F-based gases (eg, SiF 4 , SiHF 3 , SiH 2 F 2 , SiH 3 F or Si 2 F 6 ), CF-based gases (eg, CF 4 , CHF 3 , CH 2 F 2 , C 4 F 8 , C 2 F 6 or C 5 F 8 ), F 2 or NF 3 . Such a fluorine-containing gas is known to generate volatile by-products such as SiF 4 when it is excited by plasma or the like and reacts with silicon oxide, and is mainly used for etching processes.

한편, 상기한 바와 같은 반응 가스는 실리콘 소오스 가스 및 에천트 소오스 가스 외에도 산화 실리콘을 형성하기 위한 산소 전구체, 예컨대, 산소 가스, TEOS 또는 오존(O3) 등을 더 포함할 수 있으며, 플라즈마 여기에 필요한 플라즈마 개시용 가스(plasma ignition gas), 예컨대, 아르곤 가스(Ar), 질소 가스 또는 크세논 가스(Xe) 등과 같은 할로겐 가스를 더 포함하여 이루어진다.Meanwhile, the reaction gas as described above may further include an oxygen precursor for forming silicon oxide, for example, oxygen gas, TEOS, or ozone (O 3 ), in addition to the silicon source gas and the etchant source gas. It further comprises a necessary plasma ignition gas, for example, a halogen gas such as argon gas (Ar), nitrogen gas or xenon gas (Xe).

이러한 반응 가스에 소오스 파워(source power)를 제공하여 플라즈마를 생성시킨다. 이때, 반도체 기판(100)의 후면에는 도 1의 타이밍 도에 도시된 바와 같이 바이어스를 인가하지 않는다. 따라서, 반응 가스로부터 여기되는 플라즈마는 식각 작용보다는 증착 작용을 우세하게 일으키게 된다.Source power is provided to this reactant gas to generate plasma. In this case, a bias is not applied to the rear surface of the semiconductor substrate 100 as shown in the timing diagram of FIG. 1. Therefore, the plasma excited from the reaction gas causes the deposition action to be superior to the etching action.

즉, 실리콘 래디컬(silicon radical) 및 산소 래디컬에 의한 절연층 제1하위층(300a)의 증착이 우세하게 이루어진다. 반응 가스에 함유된 불소 함유 가스는 상기한 소오스 파워에 의해서 불소 이온 상태로 플라즈마 내에 함유되어 있고 아르곤 이온 또한 플라즈마 내에 함유되어 있으나, 상기한 바와 같이 바이어스가 오프된 상태이어서 상기한 이온들이 가속되지 않으므로 활발한 식각 작용을 수행하기가 어렵다. 이에 따라 증착 작용이 식각 작용에 비해 우세하게 발생한다.That is, the deposition of the insulating layer first sublayer 300a by silicon radicals and oxygen radicals is predominantly performed. The fluorine-containing gas contained in the reaction gas is contained in the plasma in the form of fluorine ions by the source power and argon ions are also contained in the plasma, but as described above, since the bias is off, the ions are not accelerated. It is difficult to carry out active etching. As a result, the deposition action is superior to the etching action.

따라서, 절연층 제1하위층(300a)은 물질층 패턴(200)을 덮도록 얇게 형성될 수 있다. 이때, 절연층 제1하위층(300a)의 물질층 패턴(200)의 모서리 부분을 덮는 부분은 증착 작용이 다른 부분에 비해 우세하게 되어 돌출된 형상으로 형성된다.Therefore, the insulating first sublayer 300a may be thinly formed to cover the material layer pattern 200. At this time, the portion covering the edge portion of the material layer pattern 200 of the insulating layer first sub-layer 300a is formed in a protruding shape because the deposition action is superior to other portions.

도 3을 참조하면, 도 1의 타이밍 도에 도시된 바와 같이 반도체 기판(100)의 후면에 바이어스를 온시켜 플라즈마 내에 함유된 불소 이온 또는 아르곤 이온 등이 식각 작용을 우세하기 하도록 한다. 인가되는 바이어스에 의해서 플라즈마 내에 함유된 불소 이온 등은 반도체 기판(100) 상으로 가속되게 되고, 이에 따라, 절연층 제1하위층(300b)의 물질층 패턴(200)의 모서리 부분을 덮는 돌출된 부분(A)은 다른 부분에 비해서 우세하게 식각된다. 형상에 대한 식각 속도는 이온의 가시각(view angle)이 클수록 커진다고 알려져 있으므로, 상기한 돌출된 부분(A)에 대한 이온에 의한 식각 속도는 절연층 제1하위층(300b)의 다른 부분에 비해서 우세하게 된다. 이러한 식각 작용에 의해서 돌출된 부분(A)의 돌출된 정도는 선택적으로 완화되게 된다.Referring to FIG. 3, as shown in the timing diagram of FIG. 1, a bias is turned on at the rear surface of the semiconductor substrate 100 so that fluorine ions or argon ions contained in the plasma dominate the etching operation. The fluorine ions or the like contained in the plasma are accelerated onto the semiconductor substrate 100 by the bias applied thereto, and thus protruded portions covering the edge portions of the material layer pattern 200 of the insulating sublayer 300b. (A) is etched predominantly over other parts. Since the etch rate with respect to the shape is known to increase as the view angle of the ions increases, the etch rate due to the ions with respect to the protruding portion A is superior to other portions of the insulating layer first sublayer 300b. do. By the etching action, the protruding degree of the protruding portion A is selectively alleviated.

도 4를 참조하면, 도 1의 타이밍 도에 도시된 바와 같이 바이어스를 다시 오프시켜 실리콘 래디컬 또는 산소 래디컬에 의한 증착 작용이 우세하도록 하여 식각된 절연층 제1하위층(300b) 상에 절연층 제2하위층(300c)을 형성한다. 이때, 절연층 제2하위층(300c) 또한 물질층 패턴(200)의 모서리 부분을 덮는 부분이 상대적으로 우세하게 증착되어 돌출될 수 있다.Referring to FIG. 4, as shown in the timing diagram of FIG. 1, the bias is turned off again so that the deposition action by silicon radicals or oxygen radicals is predominant, and the insulating layer second is etched on the first insulating layer 300b. The lower layer 300c is formed. In this case, the insulating layer second lower layer 300c may also protrude relatively predominantly a portion covering the edge portion of the material layer pattern 200.

그러나, 도 3을 참조하여 설명한 바와 같이 다시 바이어스를 온하여 이러한 절연층 제2하위층(300c)의 돌출된 부분을 우선적으로 식각하여 이러한 돌출된 부분에 의해서 물질층 패턴(200) 사이의 갭 부분이 가려지는 것을 방지할 수 있다.However, as described with reference to FIG. 3, the bias is turned on again to preferentially etch the protruding portions of the second insulating sub-layer 300c so that the gap portions between the material layer patterns 200 are formed by the protruding portions. Can be prevented from being obscured.

도 5를 참조하면, 도 1의 타이밍 도에 도시된 바와 같이 바이어스의 온-오프를 계속적으로 반복하여 증착 및 식각이 우세한 단계들을 반복시킴으로써 절연층(300)을 형성한다. 앞서 도 2를 참조하여 설명한 바와 같이 바이어스를 온한 상태에서는 증착 작용이 우세하여 절연층 제1하위층(300b)의 모서리를 덮는 부분이 선택적으로 식각되어 제거될 수 있으므로, 절연층(300)은 물질층 패턴(200)들 간의 갭을 보이드의 발생을 방지하며 충분히 메울 수 있다.Referring to FIG. 5, as shown in the timing diagram of FIG. 1, the on-off of the bias is continuously repeated to form the insulating layer 300 by repeating the steps in which deposition and etching dominate. As described above with reference to FIG. 2, since the deposition action is superior and the portion covering the edge of the insulating layer first sub-layer 300b may be selectively etched and removed in the bias-on state, the insulating layer 300 may be a material layer. The gap between the patterns 200 can be sufficiently filled to prevent the generation of voids.

한편, 상술한 바와 같은 바이어스를 연속적으로 온-오프시키며 증착 및 식각을 반복적으로 수행하는 본 발명의 실시예에 따른 절연층 증착에 사용되는 증착 장비로는 플라즈마 생성을 위한 소오스 파워와 이온 가속을 위한 바이어스 파워를 독립적으로 인가할 수 있는 증착 장비를 예를 들 수 있다. 구체적으로, ICP(Inductively Coupled Plasma) 장비, TCP(Transformer Coupled Plasma) 장비, SWP(Surface Wave Plasma) 장비, HWP(Helicon Wave Plasma) 장비 또는 ECR(Electron Cyclotron Resonance) 장비 등과 같이 바이어스 파워와 소오스 파워를 독립적으로 인가할 수 있는 증착 장비를 이용할 수 있다.On the other hand, as a deposition equipment used in the insulating layer deposition according to an embodiment of the present invention that continuously on-off the bias as described above and repeatedly performing deposition and etching, source power and ion acceleration for plasma generation For example, deposition equipment capable of applying bias power independently. Specifically, bias power and source power may be applied such as ICP (Inductively Coupled Plasma), TCP (Transformer Coupled Plasma), SWP (Surface Wave Plasma), HWP (Helicon Wave Plasma) or ECR (Electron Cyclotron Resonance). Deposition equipment that can be applied independently can be used.

한편, 상기한 바와 같은 바이어스의 온-오프 대신에 바이어스를 계속하여 인가하는 조건으로 상술한 바와 같은 절연층(300)을 형성할 수 있다. 이때, 반응 가스는 상기한 바와 같이 실리콘 소오스 가스와 에천트 소오스 가스를 함께 함유하는 것이 바람직하다.Meanwhile, the insulating layer 300 as described above may be formed under the condition that the bias is continuously applied instead of the on-off of the bias as described above. At this time, the reaction gas preferably contains both a silicon source gas and an etchant source gas as described above.

이러한 조건에서는 상술한 바와 같은 절연층(300)의 증착 및 식각이 함께 발생될 수 있으므로, 상술한 바와 같은 물질층 패턴(200)의 모서리 부분에서의 우선적으로 돌출되는 부분을 선택적으로 식각하는 작용을 구현할 수 있다. 이에 따라, 물질층 패턴(200)들 간의 갭을 보이드 발생 없이 메우는 절연층(300)을 형성할 수 있다. 그러나, 공정 조건의 제어 면에 있어서, 앞서 상술한 바와 같이 바이어스를 펄스 형태로 연속적으로 온-오프하는 것이 바람직하다. 이때, 바이어스 파워는 대략 100㎑ 내지 30㎒의 고주파를 이용할 수 있으나 100㎑ 이하의 주파수로도 바이어스 파워를 펄스 형태로 인가할 수 있다.In such a condition, since the deposition and etching of the insulating layer 300 as described above may occur together, a function of selectively etching a preferentially protruding portion at the corner of the material layer pattern 200 as described above may be performed. Can be implemented. Accordingly, the insulating layer 300 may be formed to fill the gap between the material layer patterns 200 without generating voids. However, in terms of controlling the process conditions, it is desirable to continuously turn on and off the bias in pulse form as described above. In this case, the bias power may use a high frequency of approximately 100 Hz to 30 MHz, but the bias power may be applied in a pulse form even at a frequency of 100 Hz or less.

한편, 절연층(300)의 전체적인 증착 속도는 반응 가스를 이루는 구성 성분들의 혼합 비율과 바이어스의 온-오프 간의 시간 비율(duty ratio)에 따라 달라질 수 있음은 명백하다. 따라서, 이러한 반응 가스의 혼합 비율 및 바이어스의 온-오프 간의 비율을 조절하여 전체 절연층(300)의 증착 속도를 제어할 수 있다. 이때, 온-오프 간의 비율은 대략 10 내지 90 % 정도 내에서 설정할 수 있다.On the other hand, it is apparent that the overall deposition rate of the insulating layer 300 may vary depending on the mixing ratio of the components constituting the reaction gas and the duty ratio between the on-off of the bias. Accordingly, the deposition rate of the entire insulating layer 300 may be controlled by adjusting the mixing ratio of the reaction gas and the ratio between the on-off of the bias. At this time, the ratio between the on-off can be set within about 10 to 90%.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by those of ordinary skill in the art within the technical idea of this invention.

상술한 본 발명에 따르면, 미세한 물질층 패턴들 간을 메우는 절연층을 형성할 때, 미세한 물질층 패턴들 간의 갭 내부에 보이드가 발생하는 것을 방지할 수 있다. 따라서, 높은 채움 특성을 가지는 절연층을 형성할 수 있어, 후속 공정에서 브리지 등과 같은 절연 불량이 발생하는 것을 방지할 수 있다.According to the present invention described above, when the insulating layer filling the fine material layer patterns is formed, voids may be prevented from occurring in the gaps between the fine material layer patterns. Therefore, an insulating layer having a high filling characteristic can be formed, and it is possible to prevent the occurrence of an insulation failure such as a bridge in a subsequent step.

Claims (3)

물질층 패턴이 형성된 반도체 기판 상에 실리콘 소오스 가스 및 에천트 소오스 가스를 포함하는 반응 가스로부터 여기되는 플라즈마를 제공하는 단계; 및Providing a plasma excited from a reaction gas comprising a silicon source gas and an etchant source gas on a semiconductor substrate having a material layer pattern formed thereon; And 상기 반도체 기판의 후면에 바이어스를 지속적으로 인가하거나 온-오프로 펄스 상태로 인가하여 상기 플라즈마에 의한 증착 작용 및 식각 작용을 유발하여 상기 반도체 기판 상에 상기 물질층 패턴 간의 갭을 메우는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 절연층 형성 방법.A bias is continuously applied to the rear surface of the semiconductor substrate or is applied in a pulse state in an on-off state to cause deposition and etching by the plasma to form an insulating layer filling the gap between the material layer patterns on the semiconductor substrate. And forming an insulating layer of the semiconductor device. 제1항에 있어서, 상기 실리콘 소오스 가스는 SiH4, Si2H6, Si(CH3)4, SiH3(CH3) 및 SiH2(CH3)2로 이루어지는 일군에서 선택되는 적어도 어느 하나의 가스를 포함하고,The method of claim 1, wherein the silicon source gas is at least one selected from the group consisting of SiH 4 , Si 2 H 6 , Si (CH 3 ) 4 , SiH 3 (CH 3 ), and SiH 2 (CH 3 ) 2 . Contains gas, 상기 에천트 소오스 가스는 SiF4, SiHF3, SiH2F2, SiH3F 및 Si2F6으로 이루어지는 일군에서 선택되는 적어도 어느 하나의 가스를 포함하거나 CF4, CHF3, CH2F2, C4F8, C2F6및 C5F8로 이루어지는 일군에서 선택되는 적어도 어느 하나의 가스를 포함하거나 F2또는 NF3을 포함하는 것을 특징으로 하는 반도체 장치의 절연층 형성 방법.The etchant source gas includes at least one gas selected from the group consisting of SiF 4 , SiHF 3 , SiH 2 F 2 , SiH 3 F and Si 2 F 6 , or CF 4 , CHF 3 , CH 2 F 2 , A method for forming an insulating layer of a semiconductor device, comprising at least one gas selected from the group consisting of C 4 F 8 , C 2 F 6 and C 5 F 8 , or comprising F 2 or NF 3 . 제1항에 있어서, 상기 반응 가스는 산소 전구체 또는 할로겐 가스를 더 포함하는 것을 특징으로 하는 반도체 장치의 절연층 형성 방법.The method of claim 1, wherein the reaction gas further comprises an oxygen precursor or a halogen gas.
KR1020000073485A 2000-12-05 2000-12-05 Method of manufacturing insulating layer filling gap between small patterns for semiconductor device KR20020044001A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000073485A KR20020044001A (en) 2000-12-05 2000-12-05 Method of manufacturing insulating layer filling gap between small patterns for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000073485A KR20020044001A (en) 2000-12-05 2000-12-05 Method of manufacturing insulating layer filling gap between small patterns for semiconductor device

Publications (1)

Publication Number Publication Date
KR20020044001A true KR20020044001A (en) 2002-06-14

Family

ID=27679745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000073485A KR20020044001A (en) 2000-12-05 2000-12-05 Method of manufacturing insulating layer filling gap between small patterns for semiconductor device

Country Status (1)

Country Link
KR (1) KR20020044001A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7056827B2 (en) 2003-08-14 2006-06-06 Samsung Electronics Co., Ltd. Methods of filling trenches using high-density plasma deposition (HDP)
KR100797896B1 (en) * 2004-11-12 2008-01-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Semiconductor structure for isolating integrated circuits of various operating voltages
WO2009073361A1 (en) * 2007-11-29 2009-06-11 Lam Research Corporation Pulsed bias plasma process to control microloading
US9059116B2 (en) 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7056827B2 (en) 2003-08-14 2006-06-06 Samsung Electronics Co., Ltd. Methods of filling trenches using high-density plasma deposition (HDP)
US7598177B2 (en) 2003-08-14 2009-10-06 Samsung Electronics Co., Ltd. Methods of filling trenches using high-density plasma deposition (HDP)
KR100797896B1 (en) * 2004-11-12 2008-01-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Semiconductor structure for isolating integrated circuits of various operating voltages
WO2009073361A1 (en) * 2007-11-29 2009-06-11 Lam Research Corporation Pulsed bias plasma process to control microloading
US8609546B2 (en) 2007-11-29 2013-12-17 Lam Research Corporation Pulsed bias plasma process to control microloading
US9059116B2 (en) 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias

Similar Documents

Publication Publication Date Title
US7364956B2 (en) Method for manufacturing semiconductor devices
US20060043066A1 (en) Processes for pre-tapering silicon or silicon-germanium prior to etching shallow trenches
JPH06163478A (en) Dry etching method of semiconductor
JP4209774B2 (en) Silicon substrate etching method and etching apparatus
EP1042791B1 (en) Improved techniques for etching with a photoresist mask
JPH10189482A (en) Method for forming conductive plug in contact hole
WO2005055303A1 (en) Plasma etching method
KR20020044001A (en) Method of manufacturing insulating layer filling gap between small patterns for semiconductor device
KR100686761B1 (en) Etching method
JP4141021B2 (en) Plasma deposition method
JP3059159B1 (en) Method of forming contact hole
JPH11340217A (en) Plasma film formation method
KR100399064B1 (en) Method for fabricating semiconductor device
JP3440599B2 (en) Via hole formation method
JP4360065B2 (en) Plasma processing method
US6627533B2 (en) Method of manufacturing an insulation film in a semiconductor device
JPH11330045A (en) Method for etching laminated film of oxide film and silicon layer
KR19990047250A (en) Insulation Method of Semiconductor Device
KR19990057941A (en) Method of forming device isolation film in semiconductor device
JPH05217965A (en) Manufacture of semiconductor device
KR100223760B1 (en) Process for forming contact hole of semicondcutor device
JP2004356178A (en) Method for etching and method of manufacturing semiconductor device
KR100955930B1 (en) Method for depositing oxide layer
KR100458295B1 (en) Contact plug formation method of semiconductor device
KR100289656B1 (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination