KR20020042996A - Liquid crystal display - Google Patents
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Abstract
Description
본 발명은 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display device.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중의 하나로서, 전기장을 생성하는 다수의 전극이 형성되어 있는 두 장의 기판과 두 기판 사이의 액정층, 각각의 기판의 바깥 면에 부착되어 빛을 편광시키는 두 장의 편광판으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다. 이러한 액정 표시 장치의 한 기판에는 박막 트랜지스터가 형성되어 있는데, 이는 전극에 인가되는 전압을 스위칭하는 역할을 한다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal layer between the two substrates and the two substrates on which the plurality of electrodes are formed to generate an electric field is attached to the outer surface of each substrate to polarize light. It consists of two polarizing plates, and is a display device for controlling the amount of light transmitted by rearranging the liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrode. A thin film transistor is formed on one substrate of the liquid crystal display, which serves to switch the voltage applied to the electrode.
박막 트랜지스터가 형성되는 기판의 중앙부에는 화면이 표시되는 표시 영역이 위치한다. 표시 영역에는 다수의 신호선, 즉 다수의 게이트선 및 데이터선이 교차하여 형성되어 있다. 게이트선과 데이터선의 교차로 정의되는 화소 영역에는화소 전극이 형성되어 있으며, 박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 전달되는 데이터 신호를 제어하여 화소 전극으로 내보낸다.In the center portion of the substrate where the thin film transistor is formed, a display area where a screen is displayed is located. In the display area, a plurality of signal lines, that is, a plurality of gate lines and data lines are formed to cross each other. A pixel electrode is formed in the pixel region defined by the intersection of the gate line and the data line, and the thin film transistor controls the data signal transmitted through the data line according to the gate signal transmitted through the gate line and sends it out to the pixel electrode.
표시 영역의 밖에는 게이트선과 데이터선에 각각 연결되어 있는 다수의 게이트 패드 및 데이터 패드가 형성되어 있으며, 이 패드들은 외부 구동 집적 회로와 직접 연결되어 외부로부터의 게이트 신호 및 데이터 신호를 인가 받아 게이트선과 데이터선에 전달한다.Outside the display area, a plurality of gate pads and data pads are respectively connected to the gate line and the data line, and the pads are directly connected to an external driving integrated circuit to receive a gate signal and a data signal from the outside to receive the gate line and data. Deliver on the line.
박막 트랜지스터 기판의 외부에는 게이트용 인쇄 회로 기판 및 데이터용 인쇄 회로 기판이 있다. 박막 트랜지스터 기판에는 데이터용 인쇄 회로 기판과 연결되어 전기적인 신호를 데이터 신호로 변환하여 데이터선에 출력하는 데이터 구동 집적 회로가 실장되어 있는 데이터 전송용 필름이 이방성 도전막(ACF; anisotropic conducting film)에 의하여 연결되어 있다. 또한, 박막 트랜지스터 기판에는 게이트용 인쇄 회로 기판과 연결되어 전기적인 신호를 게이트 신호로 변환하여 게이트선에 출력하는 게이트 구동 집적 회로가 실장되어 있는 게이트 전송용 필름이 이방성 도전막(ACF; anisotropic conducting film)에 의하여 연결되어 있다.Outside the thin film transistor substrate, there are a printed circuit board for a gate and a printed circuit board for data. In the thin film transistor substrate, an anisotropic conducting film (ACF) includes a data transfer film having a data driving integrated circuit connected to a data printed circuit board and converting an electrical signal into a data signal and outputting the data signal to a data line. Is connected. In addition, an anisotropic conducting film (ACF) is a thin film transistor substrate, in which a gate transfer film is mounted with a gate driving integrated circuit connected to a gate printed circuit board to convert an electrical signal into a gate signal and output the result to a gate line. ) Is connected.
이 때, 게이트 신호를 출력하는 게이트 구동 회로의 구동을 제어하는 게이트 제어 신호가 데이터용 인쇄 회로 기판으로부터 나와 데이터용 인쇄 회로 기판과 게이트용 인쇄 회로 기판을 연결하는 FPC(Flexible Printed Connector)를 거쳐 게이트용 인쇄 회로 기판의 게이트 구동 직접 회로로 입력된다.At this time, a gate control signal for controlling the driving of the gate driving circuit that outputs the gate signal exits from the data printed circuit board and passes through the flexible printed connector (FPC) connecting the data printed circuit board and the gate printed circuit board. It is input to the gate drive integrated circuit of the printed circuit board.
이 경우, 박막 트랜지스터 기판 위에 게이트 제어 신호가 지나가는 신호 배선을 형성함으로써, 데이터용 인쇄 회로 기판에서 나온 게이트 제어 신호가 박막 트랜지스터 기판을 통과하여 게이트 전송용 필름 위의 게이트 구동 직접 회로로 입력될 수 있게 구성할 수 있는데, FPC와 게이트용 인쇄 회로 기판이 필요하지 않게 되는 장점이 있다.In this case, by forming a signal line through which the gate control signal passes on the thin film transistor substrate, the gate control signal from the data printed circuit board can pass through the thin film transistor substrate to be input into the gate driving integrated circuit on the gate transfer film. It can be configured, there is an advantage that the printed circuit board for the FPC and the gate is not required.
게이트 제어 신호는 게이트 온 전압(Von), 게이트 오프 전압(Voff), 박막 트랜지스터 기판 내의 데이터 전압 차의 기준이 되는 공통 전극 전압(Vcom), 게이트 클락(CPV), 초기 수직 신호(START VERTICAL SIGNAL, STV), 라인 반전 신호(LINE REVERSE SIGNAL, RVS), 게이트 온 이너블(GATE ON ENABLE, OE), 접지 전압(VGND) 및 전원 전압(VDD)을 포함하는 각종 제어 신호를 포함하는데, 이들 게이트 제어 신호는 게이트 구동 회로의 구동을 제어한다.The gate control signal includes a gate on voltage Von, a gate off voltage Voff, a common electrode voltage Vcom, a gate clock CPV, an initial vertical signal START VERTICAL SIGNAL, STV), line reversal signals (LINE REVERSE SIGNAL, RVS), gate on enable (GATE ON ENABLE, OE), ground voltage (VGND) and power supply voltage (VDD). The signal controls the driving of the gate driving circuit.
그런데, 게이트 및 데이터 전송용 필름 위의 배선이 프린트 등에 의하여 형성되는 반면에, 유리 기판과 같은 절연 기판 위의 배선은 스퍼터링(sputtering) 등에 의하여 형성된다. 그래서, 게이트 전송용 필름 위의 배선이 약 10㎛ 이상의 두께를 가지는 반면에, 기판 위의 배선은 약 0.5㎛이하의 두께를 가지기 때문에 단위 면적당 저항이 매우 크다. 게이트 오프 전압, 게이트 온 전압, 공통 전극 전압, 전원 전압 또는, 접지 전압과 같은 전원 신호를 전송하기 위한 배선이 기판 위에 형성되는 경우에는, 배선의 저항으로 인하여 전원 신호가 지나가는 경로에 비례하여 신호의 전압 강하가 크게 일어난다. 이 경우, 경로가 짧은 전원 신호 배선을 통하여 전원 신호를 인가받는 화소와 경로가 긴 전원 신호 배선을 통하여 전원 신호를 인가받는 화소는 서로 다른 크기의 전원 신호를 받게 되어 서로 다른 밝기를가지게 된다. 결국, 기판 전체의 일부 화소는 주변의 화소와는 다른 크기의 전원 신호가 인가되고, 액정 표시 장치의 화면 전체에는 휘도의 불균일이 일어난다.By the way, while the wiring on the gate and the film for data transmission is formed by printing or the like, the wiring on the insulating substrate such as a glass substrate is formed by sputtering or the like. Thus, while the wiring on the gate transfer film has a thickness of about 10 μm or more, the wiring on the substrate has a thickness of about 0.5 μm or less, so the resistance per unit area is very large. When a wiring for transmitting a power signal such as a gate off voltage, a gate on voltage, a common electrode voltage, a power supply voltage, or a ground voltage is formed on a substrate, the resistance of the wiring causes the signal to be proportional to the path through which the power signal passes. The voltage drop is large. In this case, the pixel receiving the power signal through the short path power signal wire and the pixel receiving the power signal through the long path power signal wire receive power signals of different sizes and thus have different brightness. As a result, a power signal having a different size from that of the surrounding pixels is applied to some pixels of the entire substrate, and unevenness of luminance occurs in the entire screen of the liquid crystal display.
본 발명은 균일한 휘도를 가지는 화면을 가지는 액정 표시 장치를 제공하고자 한다.An object of the present invention is to provide a liquid crystal display having a screen having uniform luminance.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도이고,1 is a layout view of a liquid crystal display according to a first exemplary embodiment of the present invention.
도 2는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도이다.2 is a layout view of a liquid crystal display according to a second exemplary embodiment of the present invention.
본 발명은 이러한 기술적 과제를 해결하기 위하여, 첫 번째 게이트 구동 회로부터 마지막 게이트 구동 회로까지 순차로 입력되는 제1 게이트 제어 신호를 위한 신호 배선과 마지막 게이트 구동 회로부터 첫 번째 게이트 구동 회로까지 역순으로 입력되는 제2 게이트 제어 신호를 위한 신호 배선을 기판 위에 형성한다.In order to solve the above technical problem, the present invention provides a signal wiring for the first gate control signal sequentially inputted from the first gate driving circuit to the last gate driving circuit and the input signal from the last gate driving circuit to the first gate driving circuit in the reverse order. A signal line for the second gate control signal to be formed is formed on the substrate.
상세하게 본 발명에 따른 액정 표시 장치에서는, 기판 위에 다수 개의 게이트선과 다수 개의 데이터선이 서로 교차하여 다수 개의 화소 영역을 정의하고, 각각의 화소 영역에는 게이트선과 데이터선에 전기적으로 연결되는 박막 트랜지스터 및 화소 전극을 포함하는 소자가 형성되어 있으며, 데이터선에 데이터 신호를 인가하는 N개의 데이터 구동 회로를 가지는 데이터 구동부와 게이트선에 게이트 신호를 인가하는 M개의 게이트 구동 회로를 가지는 게이트 구동부가 있다. 그리고, M개의 게이트 구동 회로에 제1 게이트 제어 신호를 인가하는 제1 게이트 제어 신호부 및 제1 게이트 제어 신호와 동시에 제2 게이트 제어 신호를 인가하는 제2 게이트 제어 신호부가 있으며, 제1 및 제2 게이트 제어 신호를 받아 M개의 게이트 구동 회로에 전달하는 신호 배선이 기판 위에 형성되어 있다.In detail, in the liquid crystal display according to the present invention, a plurality of gate lines and a plurality of data lines intersect each other on a substrate to define a plurality of pixel regions, each pixel region having a thin film transistor electrically connected to the gate line and the data line; An element including a pixel electrode is formed, and there is a data driver having N data driver circuits for applying a data signal to a data line and a gate driver having M gate driver circuits for applying a gate signal to a gate line. And a first gate control signal portion for applying the first gate control signal to the M gate driving circuits and a second gate control signal portion for applying the second gate control signal simultaneously with the first gate control signal. Signal wirings that receive the two gate control signals and transmit them to the M gate driving circuits are formed on the substrate.
여기서, 데이터 구동부는 기판의 일측 외부에 위치하는 제1 데이터 구동부 및 기판의 다른 일측 외부에 위치하는 제2 데이터 구동부를 포함할 수 있는데, 제1 게이트 제어 신호는 제1 데이터 구동부에서 출력되어 M개의 게이트 구동 회로 중 제1 게이트 구동 회로에 제1 순으로 입력되어 제1 게이트 구동 회로에 이웃하는 게이트 구동 회로들에 순차적으로 입력되고, 제2 게이트 제어 신호는 제2 데이터 구동부에서 출력되어 M개의 게이트 구동 회로 중 마지막 게이트 구동 회로에 제1 순으로 입력되어 마지막 게이트 구동 회로에 이웃하는 게이트 구동 회로들에 순차적으로 입력된다. 이 때, 신호 배선은 제1 데이터 구동부와 제1 게이트 구동 회로를 연결하는 제1 배선, M개의 게이트 구동 회로를 이웃하는 게이트 구동 회로끼리 연결하는 M-1개의 연결 배선, 마지막 게이트 구동 회로와 하부 데이터 구동부를 연결하는 제2 배선을 포함할 수 있다. 여기서, 제1 배선과 제2 배선을 동일한 크기의 저항을 가지고 있고, M-1개의 연결 배선은 각각의 저항이 게이트 구동부 중 중앙의 게이트 구동 회로를 중심으로 대칭적인 크기를 가지는 것이 바람직하다.Here, the data driver may include a first data driver located outside one side of the substrate and a second data driver located outside the other side of the substrate, wherein the first gate control signal is output from the first data driver and is M-shaped. Among the gate driving circuits, the first gate driving circuit is sequentially input to the gate driving circuits adjacent to the first gate driving circuit, and the second gate control signal is output from the second data driver to output M gates. The first and second gate driving circuits are sequentially input to the gate driving circuits adjacent to the last gate driving circuit. In this case, the signal wiring includes a first wiring connecting the first data driver and the first gate driving circuit, M-1 connecting wirings connecting the M gate driving circuits to neighboring gate driving circuits, and a final gate driving circuit and a lower portion. It may include a second wiring connecting the data driver. Here, it is preferable that the first wiring and the second wiring have the same size of resistance, and each of the M-1 connection wirings has a symmetrical size with respect to the center of the gate driving circuit among the gate driving parts.
또한, 데이터 구동부는 기판의 일측 외부에 위치할 수 있는데, 이 경우, 제1 게이트 제어 신호는 데이터 구동부에서 출력되어 M개의 게이트 구동 회로 중 제1 게이트 구동 회로에 제1 순으로 입력되어 제1 게이트 구동 회로에 이웃하는 게이트 구동 회로들에 순차적으로 입력되고, 제2 게이트 제어 신호는 데이터 구동부에서 출력되어 M개의 게이트 구동 회로 중 마지막 게이트 구동 회로에 제1 순으로 입력되어 마지막 게이트 구동 회로에 이웃하는 게이트 구동 회로들에 순차적으로 입력될 수 있다. 이 때, 제1 게이트 제어 신호는 데이터 구동부의 제1 데이터 구동 회로 주변에 위치하는 배선을 통하여 출력되고, 제2 게이트 제어 신호는 데이터 구동부의 마지막 데이터 구동 회로 주변에 위치하는 배선을 통하여 출력될 수 있다. 여기서, 신호 배선은 데이터 구동부와 제1 게이트 구동 회로를 연결하는 제1 배선, M개의 게이트 구동 회로를 이웃하는 게이트 구동 회로끼리 연결하는 M-1개의 연결 배선, 마지막 게이트 구동 회로와 데이터 구동부의 마지막 데이터 구동 회로를 연결하는 제2 배선을 포함할 수 있는데, 제1 배선과 제2 배선을 동일한 크기의 저항을 가지고 있고, M-1개의 연결 배선은 각각의 저항이 게이트 구동부 중 중앙의 게이트 구동 회로를 중심으로 대칭적인 크기를 가지는 것이 바람직하다. 특히, 제2 배선은 액정 표시 패널의 에지부분을 경유하여 마지막 게이트 구동 회로에 연결될 수 있다.In addition, the data driver may be located outside one side of the substrate. In this case, the first gate control signal is output from the data driver and is input to the first gate driver circuit among the M gate driver circuits in a first order, and thus the first gate. The second gate control signal is sequentially input to the gate driving circuits adjacent to the driving circuit, and the second gate control signal is output from the data driver to be input in the first order to the last gate driving circuit among the M gate driving circuits, and is adjacent to the last gate driving circuit. The gate driving circuits may be sequentially input. In this case, the first gate control signal may be output through a wire located around the first data driver circuit of the data driver, and the second gate control signal may be output through a wire located around the last data driver circuit of the data driver. have. Here, the signal wiring includes a first wiring connecting the data driver and the first gate driving circuit, M-1 connecting wirings connecting the M gate driving circuits to neighboring gate driving circuits, and the last gate driving circuit and the data driving unit. It may include a second wiring for connecting the data driving circuit, the first wiring and the second wiring has the same size of resistance, and each of the M-1 connection wiring is a gate driving circuit in the center of the gate driver It is preferable to have a symmetrical size with respect to. In particular, the second wiring may be connected to the last gate driving circuit via an edge portion of the liquid crystal display panel.
한편, 제1 게이트 제어 신호와 제2 게이트 제어 신호 중 적어도 하나의 게이트 제어 신호는 모든 종류의 게이트 제어 신호를 가지고 있는 것이 바람직하며, 제1 및 제2 게이트 제어 신호는 적어도 하나 이상의 전원 전압 신호를 가질 수 있다. 또한, 전원 전압 신호는 게이트 온 전압, 게이트 오프 전압, 공통 전극 전압, 전원 전압 및 접지 전압을 포함할 수 있으며, 게이트 구동 회로와 데이터 구동 회로는 TCP, COF, COG 중 어느 하나의 형식으로 기판과 전기적으로 연결될 수 있다. 그리고, 연결 배선은 게이트선을 형성하는 도전 물질로 형성되는 것이 바람직하다.At least one gate control signal of the first gate control signal and the second gate control signal may have all kinds of gate control signals, and the first and second gate control signals may receive at least one power voltage signal. Can have In addition, the power supply voltage signal may include a gate on voltage, a gate off voltage, a common electrode voltage, a power supply voltage, and a ground voltage, and the gate driving circuit and the data driving circuit may be connected to the substrate in one of TCP, COF, and COG formats. Can be electrically connected. In addition, the connection wiring is preferably formed of a conductive material forming a gate line.
이하, 첨부된 도면을 참조하여 본 발명을 히 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 배치도를 개략적으로 나타낸 것이다.1 is a schematic layout view of a liquid crystal display according to a first exemplary embodiment of the present invention.
박막 트랜지스터(도면 미표시) 및 화소 전극(도면 미표시) 등이 형성되어 있는 하부 기판(100) 위에 그에 대응되는 상부 기판(150)이 합착되어 액정 표시 패널을 이루고 있다. 도면에는 표시하지 않았지만, 하부 기판(100)에는 다수 개의 가로 방향 게이트선(13)과 다수 개의 세로 방향 데이터선(12, 14)이 교차하여 다수 개의 화소 영역(도면 미표시)을 정의하고 있으며, 각각의 화소 영역에는 게이트선(13)과 데이터선(12, 14)에 전기적으로 연결되는 박막 트랜지스터와 화소 전극이 형성되어 있다.The upper substrate 150 corresponding to the thin film transistor (not shown) and the pixel electrode (not shown) are formed on the lower substrate 100 to form a liquid crystal display panel. Although not shown, a plurality of horizontal gate lines 13 and a plurality of vertical data lines 12 and 14 intersect the lower substrate 100 to define a plurality of pixel regions (not shown). A thin film transistor and a pixel electrode electrically connected to the gate line 13 and the data lines 12 and 14 are formed in the pixel region of the pixel region.
하부 기판(100)의 외측 상부 및 하부에는 하부 기판(100)의 데이터선(12, 14)에 데이터 신호를 인가하기 위한 상부 데이터 구동 회로(211) 다수 개와 하부 데이터 구동 회로(221) 다수 개가 각각 위치하고 있다. 각각의 데이터 구동 회로(211, 221)는 상부 및 하부 데이터용 회로 기판(510, 520)과 하부 기판(100)을 연결하는 상부 및 하부 데이터 전송용 필름(210, 220) 위에 실장되어 있다.A plurality of upper data driving circuits 211 and a plurality of lower data driving circuits 221 for applying data signals to the data lines 12 and 14 of the lower substrate 100, respectively, on the upper and lower sides of the lower substrate 100. It is located. Each of the data driving circuits 211 and 221 is mounted on the upper and lower data transfer films 210 and 220 connecting the upper and lower data circuit boards 510 and 520 and the lower substrate 100.
또한, 하부 기판(100)의 외측 좌부에는 하부 기판(100)의 게이트선(13)에 게이트 신호를 인가하기 위한 다수 개의 게이트 구동 회로(311, 321, 331)가 위치하고 있다. 설명의 편의를 위하여, 3개의 게이트 구동 회로만을 제시하였다. 제1, 제2 및 제3 게이트 구동 회로(311, 321, 331)는 하부 기판(100)에 연결되는 제1, 제2 및 제3 게이트 전송용 필름(310, 320, 330) 위에 실장되어 있다.In addition, a plurality of gate driving circuits 311, 321, and 331 for applying a gate signal to the gate line 13 of the lower substrate 100 are positioned at the outer left portion of the lower substrate 100. For convenience of explanation, only three gate driving circuits are presented. The first, second, and third gate driving circuits 311, 321, and 331 are mounted on the first, second, and third gate transfer films 310, 320, and 330 connected to the lower substrate 100. .
이러한 게이트 및 데이터 전송용 필름(310, 320, 330, 210, 220)은 이방성 도전막(ACF; anisotropic conducting film)(도면 미표시)을 이용한 열압착 공정을 통하여 하부 기판(100)과 전기적으로 연결된다. 이 때, 각 필름(310, 320, 330,210, 220)에 형성된 리드(312, 212, 222)와 하부 기판(100)에 형성된 게이트선 및 데이터선(13, 12, 14)은 일대일로 대응하고, 이방성 도전막의 도전 입자(도면 미표시)를 통하여 전기적으로 연결되어 있다.The gate and data transfer films 310, 320, 330, 210, and 220 are electrically connected to the lower substrate 100 through a thermocompression bonding process using an anisotropic conducting film (ACF) (not shown). . In this case, the leads 312, 212, 222 formed on the films 310, 320, 330, 210, and 220 and the gate lines and the data lines 13, 12, 14 formed on the lower substrate 100 correspond to one-to-one, It is electrically connected through the electrically-conductive particle (not shown) of an anisotropic conductive film.
이때, 게이트 구동 회로(311, 321, 331)의 구동은 제1 게이트 제어 신호 및 제2 게이트 제어 신호에 의하여 제어되는데, 하부 기판(100)의 상부 및 하부에 위치하는 두 데이터용 인쇄 회로 기판(510, 520)으로부터 나와 하부 기판(100)을 통하여 각각의 게이트 구동 회로(311, 321, 331)에 입력된다. 이 경우, 상부 데이터용 인쇄 회로 기판(510)에서 나오는 제1 게이트 제어 신호와 하부 데이터용 인쇄 회로 기판(520)에서 나오는 제2 게이트 제어 신호가 각각의 게이트 구동 회로(311, 321, 331)에 동시에 입력된다.At this time, the driving of the gate driving circuits 311, 321, and 331 is controlled by the first gate control signal and the second gate control signal, and the two data printed circuit boards positioned above and below the lower substrate 100 ( It is input from each of the gate driving circuits 311, 321, and 331 through the lower substrate 100 from the 510 and 520. In this case, the first gate control signal from the upper data printed circuit board 510 and the second gate control signal from the lower data printed circuit board 520 are respectively provided to the gate driving circuits 311, 321, and 331. It is input at the same time.
제1 게이트 제어 신호는 상부 데이터용 회로 기판(510)에서 나와, 상부 데이터 전송용 필름(210)의 신호 리드(201), 이에 접속되는 하부 기판(100)의 제1 연결 배선(110) 및 이에 접속되는 제1 게이트 전송용 필름(310)의 제1 신호 리드(301)를 통하여 제1 게이트 구동 회로(311)로 입력된다. 그리고, 제1 게이트 구동 회로(311)를 통과한 제1 게이트 제어 신호의 일부는 제1 게이트 전송용 필름(310)의 제2 신호 리드(302), 이에 접속되는 하부 기판(100)의 제2 연결 배선(120) 및 이에 접속되는 제2 게이트 전송용 필름(320)의 제1 신호 리드(303)를 통하여 제2 게이트 구동 회로(321)로 입력된다. 마찬가지로, 제2 게이트 구동 회로(321)를 통과한 게이트 제어 신호는 제2 게이트 전송용 필름(320)의 제2 신호 리드(304), 이에 접속되는 하부 기판(100)의 제3 연결 배선(130) 및 이에 접속되는 제3 게이트전송용 필름(330)의 제1 신호 리드(305)를 통하여 제3 게이트 구동 회로(331)로 입력된다.The first gate control signal comes from the upper data circuit board 510, the signal lead 201 of the upper data transfer film 210, the first connection wire 110 of the lower substrate 100 connected thereto, and It is input to the 1st gate drive circuit 311 through the 1st signal lead 301 of the 1st gate transfer film 310 connected. A portion of the first gate control signal passing through the first gate driving circuit 311 may be a second signal lead 302 of the first gate transfer film 310 and a second portion of the lower substrate 100 connected thereto. It is input to the second gate driving circuit 321 through the first signal lead 303 of the connection line 120 and the second gate transfer film 320 connected thereto. Similarly, the gate control signal passing through the second gate driving circuit 321 is the second signal lead 304 of the second gate transfer film 320 and the third connection wiring 130 of the lower substrate 100 connected thereto. And the first signal lead 305 of the third gate transfer film 330 connected thereto are input to the third gate driving circuit 331.
언급한 바와 같이, 게이트 오프 전압, 게이트 온 전압, 공통 전극 전압,ㅣ 전원 전압 또는, 접지 전압과 같은 전원 신호는 그들이 지나는 배선의 저항으로 인하여 경로에 비례하여 전압 강하가 크게 일어난다.As mentioned, power signals, such as gate off voltage, gate on voltage, common electrode voltage, power supply voltage, or ground voltage, have a large voltage drop in proportion to the path due to the resistance of the wiring they pass through.
즉, 제1 게이트 제어 신호는 제1 연결 배선(11)을 통과하면서 제1 연결 배선(110)의 저항(R1)으로 인하여 제1 크기만큼 전압 강하가 일어난 상태로 제1 게이트 구동 회로(311)에 입력된 후, 제 2 연결 배선(120)을 통과하면서 제2 연결 배선(120)의 저항(R2)으로 인하여 또 다시 제2 크기만큼 전압 강하가 더 일어난 상태로 제2 게이트 구동 회로(321)에 입력된다. 이 후, 제1 게이트 제어 신호는 제3 연결 배선(130)을 통과하면서 제3 연결 배선(130)의 저항(R3)으로 인하여 또 다시, 제3 크기만큼 전압 강하가 더 일어난 상태로 제3 게이트 구동 회로(331)에 입력된다.That is, while the first gate control signal passes through the first connection line 11, the first gate driving circuit 311 has a voltage drop by a first magnitude due to the resistance R1 of the first connection line 110. After input to the second gate driving circuit 321 while the voltage is further increased by a second magnitude due to the resistance R2 of the second connection wiring 120 while passing through the second connection wiring 120. Is entered. Thereafter, the first gate control signal passes through the third connection line 130, and again, due to the resistance R3 of the third connection line 130, the third gate in a state in which a voltage drop further occurs by a third magnitude. It is input to the drive circuit 331.
그래서, 게이트 구동 회로(311, 321, 331) 각각에 연결되는 게이트선(13)에 있는 다수 개의 화소(도면 미표시)에는 서로 다른 크기의 전원 신호가 인가된다. 이와 같이, 다른 게이트 구동 회로의 게이트 신호를 받는 화소들은 다른 밝기의 화면을 보여줌으로써, 기판 전체에 휘도 불균일을 유발한다.Therefore, power signals having different sizes are applied to the plurality of pixels (not shown) in the gate line 13 connected to the gate driving circuits 311, 321, and 331, respectively. As such, the pixels receiving the gate signals of the other gate driving circuits display different brightness screens, thereby causing luminance unevenness across the substrate.
그러나, 본 발명에서는 이러한 문제점을 해결하기 위하여, 전원 신호 배선(110, 120, 130, 140)의 양단을 통하여 전원 신호를 동시에 인가하는 기술을 사용한다. 즉, 각각의 전원 신호 배선(110, 120, 130, 140)에 상부 데이터용 회로기판(510)을 통하여 제1 게이트 제어 신호를 인가하는 동시에, 하부 데이터용 회로 기판(520)을 통하여 제2 게이트 제어 신호를 인가한다.However, in order to solve this problem, the present invention uses a technique of simultaneously applying a power signal through both ends of the power signal wires 110, 120, 130, and 140. That is, the first gate control signal is applied to each of the power signal wires 110, 120, 130, and 140 through the upper data circuit board 510, and the second gate through the lower data circuit board 520. Apply a control signal.
도면에서, 하부 기판(100)의 신호 배선에 표시된 제1 방향의 화살표(Ⅰ)는 제1 연결 배선(110)을 통하여 제1 게이트 구동 회로(311)에 입력되고, 순차적으로 제2 및 제3 게이트 구동 회로(321, 331)에 입력되는 제1 게이트 제어 신호의 전송 방향을 나타내고, 제2 방향의 화살표(Ⅱ)는 제4 연결 배선(140)을 통하여 제3 게이트 구동 회로(331)에 입력되고, 순차적으로 제2 및 제1 게이트 구동 회로(321, 311)에 입력되는 제2 게이트 제어 신호의 전송 방향을 나타낸다.In the drawing, the arrow I in the first direction indicated on the signal wiring of the lower substrate 100 is input to the first gate driving circuit 311 through the first connection wiring 110, and the second and third sequentially. The transfer direction of the first gate control signal input to the gate driving circuits 321 and 331 is indicated, and the arrow II in the second direction is input to the third gate driving circuit 331 through the fourth connection wire 140. And sequentially indicate the transmission direction of the second gate control signal input to the second and first gate driving circuits 321 and 311.
제2 게이트 제어 신호는 하부 데이터용 회로 기판(520)에서 나와, 하부 데이터 전송용 필름(220)의 신호 리드(202), 이에 접속되는 하부 기판(100)의 제4 연결 배선(140) 및 이에 접속되는 제3 게이트 전송용 필름(330)의 제2 신호 리드(306)를 통하여 제3 게이트 구동 회로(331)로 입력된다. 그리고, 제3 게이트 구동 회로(331)를 통과한 게이트 제어 신호는 제3 게이트 전송용 필름(330)의 제1 신호 리드(305), 이에 접속되는 하부 기판(100)의 제3 연결 배선(130) 및 이에 접속되는 제2 게이트 전송용 필름(320)의 제2 신호 리드(304)를 통하여 제2 게이트 구동 회로(320)로 입력된다. 마찬가지로, 제2 게이트 구동 회로(321)를 통과한 게이트 제어 신호는 제2 게이트 전송용 필름(320)의 제1 신호 리드(303), 이에 접속되는 하부 기판(100)의 제1 연결 배선(110) 및 이에 접속되는 제1 게이트 전송용 필름(310)의 제2 신호 리드(302)를 통하여 제1 게이트 구동 회로(311)로 입력된다.The second gate control signal comes from the lower data circuit board 520, the signal lead 202 of the lower data transmission film 220, the fourth connection wire 140 of the lower substrate 100 connected thereto, and It is input to the 3rd gate drive circuit 331 through the 2nd signal lead 306 of the 3rd gate transfer film 330 connected. In addition, the gate control signal passing through the third gate driving circuit 331 includes the first signal lead 305 of the third gate transfer film 330 and the third connection wiring 130 of the lower substrate 100 connected thereto. And the second signal lead 304 of the second gate transfer film 320 connected thereto are input to the second gate driving circuit 320. Similarly, the gate control signal passing through the second gate driving circuit 321 is the first signal lead 303 of the second gate transfer film 320 and the first connection wiring 110 of the lower substrate 100 connected thereto. And the second signal lead 302 of the first gate transfer film 310 connected thereto are input to the first gate driving circuit 311.
즉, 제2 게이트 제어 신호는 제4 연결 배선(140)을 통과하면서 제4 연결 배선(140)의 저항(R4)으로 인하여 제4 크기만큼 전압 강하가 일어난 상태로 제4 게이트 구동 회로(311)에 입력된 후, 제3 연결 배선(130)을 통과하면서 제3 연결 배선(130)의 저항(R3)으로 인하여 또 다시 제3 크기만큼 전압 강하가 더 일어난 상태로 제2 게이트 구동 회로(321)에 입력된다. 이 후, 제2 게이트 제어 신호는 제2 연결 배선(120)을 통과하면서 제2 연결 배선(120)의 저항(R2)으로 인하여 또 다시 제2 크기만큼 전압 강하가 더 일어난 상태로 제1 게이트 구동 회로(331)에 입력된다.That is, the second gate control signal passes through the fourth connection line 140, and the fourth gate driving circuit 311 has a voltage drop as much as a fourth magnitude due to the resistance R4 of the fourth connection line 140. After input to the second gate driving circuit 321 while the voltage is further increased by a third size due to the resistance (R3) of the third connection wiring 130 while passing through the third connection wiring 130 again. Is entered. Thereafter, the second gate control signal passes through the second connection line 120 and drives the first gate in a state where a voltage drop further occurs by a second magnitude due to the resistance R2 of the second connection line 120. It is input to the circuit 331.
이와 같이, 제3, 제2 및 제1 게이트 구동 회로 순으로 입력되되, 전압 크기가 작아지는 특성을 가지는 제2 게이트 제어 신호와 제1, 제2 및 제3 게이트 구동 회로 순으로 입력되되, 전압 크기가 작아지는 특성을 가지는 제1 게이트 제어 신호가 각각의 게이트 구동 회로에 동시에 인가되기 때문에 각각의 게이트 구동 회로가 받는 게이트 제어 신호의 크기 편차는 하나의 게이트 제어 신호만이 입력될 때와 비교하여 작아지게 된다.As such, the second gate control signal is input in the order of the third, second and first gate driving circuits, and the second gate control signal and the first gate driving circuit having the characteristic of decreasing the magnitude of the voltage are input in the order of the voltage. Since the first gate control signal having the characteristic of decreasing in magnitude is simultaneously applied to each gate driving circuit, the magnitude deviation of the gate control signal received by each gate driving circuit is compared with when only one gate control signal is input. It becomes small.
특히, 제1 연결 배선(110)의 저항(R1)과 제4 연결 배선(140)의 저항(R4)이 같고, 제2 연결 배선(120)의 저항(R2)과 제3 연결 배선(130)의 저항(R3)이 동일하게 되도록 형성한다면, 각 게이트 구동 회로(311, 321, 331)에는 동일한 크기의 전원 신호가 입력된다. 그 결과, 하부 기판(100)의 각 게이트선(13)에는 각기 연결되는 게이트 구동 회로의 종류에 관계없이 동일한 크기의 전원 신호가 인가되고, 그에 따라 표시 영역에서의 휘도는 균일하게 된다.In particular, the resistance R1 of the first connection wire 110 and the resistance R4 of the fourth connection wire 140 are the same, and the resistance R2 and the third connection wire 130 of the second connection wire 120 are the same. When the resistors R3 are formed to be the same, power signals having the same magnitude are input to the gate driving circuits 311, 321, and 331. As a result, power signals having the same magnitude are applied to each gate line 13 of the lower substrate 100 regardless of the type of the gate driving circuits connected to each other, so that the luminance in the display area is uniform.
상부 데이터용 회로 기판(510) 및 하부 데이터용 회로 기판(520) 중 적어도하나의 데이터용 회로 기판에서는 전원 신호를 비롯한 모든 게이트 제어 신호를 포함하는 게이트 제어 신호를 출력하는 반면에, 두 데이터용 회로 기판(510, 520) 모두에서는 전원 신호가 출력되어 제1, 제2, 제3 및 제4 연결 배선(110, 120, 130, 140)의 양 방향에서 전원 신호가 동시에 인가되도록 구성하는 것이 바람직하다.The at least one data circuit board of the upper data circuit board 510 and the lower data circuit board 520 outputs a gate control signal including all gate control signals including a power signal, while the two data circuits are output. It is preferable that the power signals are output from both the substrates 510 and 520 so that the power signals are simultaneously applied in both directions of the first, second, third and fourth connection wirings 110, 120, 130, and 140. .
이 때, 하부 기판(100)에 형성되는 신호 배선(110, 120, 130, 140)은 저저항 도전 물질로 형성되는 것이 신호 동작 속도를 증가시킬 수 있어서 유리한데, 통상적인 경우, 화소의 게이트선 또는 데이터선을 형성하는 저저항 도전 물질 예를 들어, 알루미늄 계열, 크롬 계열 또는 몰리브덴 계열로 형성할 수 있다.In this case, it is advantageous that the signal wires 110, 120, 130, and 140 formed on the lower substrate 100 may be formed of a low resistance conductive material to increase the signal operating speed. Alternatively, the low resistance conductive material forming the data line may be formed of, for example, aluminum, chromium, or molybdenum.
도 2는 본 발명의 제2 실시예에 따른 액정 표시 장치의 배치도를 개략적으로 나타낸 것이다.2 is a schematic layout view of a liquid crystal display according to a second exemplary embodiment of the present invention.
본 발명의 제1 실시예에 따른 액정 표시 장치와 비교하여 데이터 구동 회로가 기판의 상부에만 위치하도록 구성한 것이 다르지만, 신호 배선(110, 120, 130, 140)의 양단을 통하여 전원 전압을 동시에 인가하는 기술에 있어서는 동일하다.Compared to the liquid crystal display according to the first exemplary embodiment of the present invention, the data driving circuit is configured to be positioned only on the upper portion of the substrate, but the power supply voltage is simultaneously applied through both ends of the signal wires 110, 120, 130, and 140. The same is true in technology.
박막 트랜지스터(도면 미표시) 및 화소 전극(도면 미표시) 등이 형성되어 있는 하부 기판(100) 위에 그에 대응되는 상부 기판(150)이 합착되어 패널을 이루고 있다. 도면에는 표시하지 않았지만, 하부 기판(100)에는 다수 개의 게이트선(13)과 다수 개의 데이터선(12)의 교차하여 다수 개의 화소 영역이 정의되어 있고, 각각의 화소 영역에는 게이트선(13)과 데이터선(12)에 전기적으로 연결되는 박막 트랜지스터와 화소 전극이 형성되어 있다.The upper substrate 150 corresponding to the thin film transistor (not shown) and the pixel electrode (not shown) are formed on the lower substrate 100 to form a panel. Although not shown in the drawing, a plurality of pixel regions are defined in the lower substrate 100 by crossing a plurality of gate lines 13 and a plurality of data lines 12, and each pixel region includes a gate line 13 and a gate line 13. A thin film transistor and a pixel electrode electrically connected to the data line 12 are formed.
하부 기판(100)의 외부에는 하부 기판(100)의 데이터선(12)에 데이터 신호를인가하기 위한 다수 개의 데이터 구동 회로(211, 221, …, 271, 281)가 하부 기판(100)의 상부에 배열되어 있다. 설명의 편의를 위하여, 8개의 데이터 구동 회로만을 제시하였다. 제1 내지 제8 데이터 구동 회로(211, 221, …, 271, 281)는 데이터용 회로 기판(510)과 하부 기판(100)을 연결하는 제1 내지 제8 데이터 전송용 필름(210, 220, …, 270, 280) 위에 실장되어 있다.Outside the lower substrate 100, a plurality of data driving circuits 211, 221,..., 271, 281 for applying a data signal to the data line 12 of the lower substrate 100 are provided on the upper portion of the lower substrate 100. Arranged in. For convenience of description, only eight data driving circuits are presented. The first through eighth data driving circuits 211, 221,..., 271, and 281 may include the first through eighth data transfer films 210, 220, which connect the data circuit board 510 and the lower substrate 100. ..., 270 and 280 are mounted.
또한, 하부 기판(100)의 외부에는 하부 기판(100)의 게이트선(12)에 게이트 신호를 인가하기 위한 다수 개의 게이트 구동 회로(311, 321, 331)가 하부 기판(100)의 좌측에 배열되어 있다. 설명의 편의를 위하여, 3개의 게이트 구동 회로만을 제시하였다. 제1 내지 제3 게이트 구동 회로(311, 321, 331)는 하부 기판(100)에 연결되는 제1 내지 제3 게이트 전송용 필름(310, 320, 330) 위에 실장되어 있다.In addition, a plurality of gate driving circuits 311, 321, and 331 for applying a gate signal to the gate line 12 of the lower substrate 100 is arranged outside the lower substrate 100 on the left side of the lower substrate 100. It is. For convenience of explanation, only three gate driving circuits are presented. The first to third gate driving circuits 311, 321, and 331 are mounted on the first to third gate transfer films 310, 320, and 330 connected to the lower substrate 100.
이러한 제1 내지 제3 게이트 전송용 필름(310, 320, 33) 및 제1 내지 제8 데이터 전송용 필름(210, 220, …, 270, 280)은 이방성 도전막(ACF; anisotropic conducting film)(도면 미표시)을 이용한 열압착 공정을 통하여 하부 기판(100)과 전기적으로 연결된다. 이 때, 각 필름(310, 320, 330, 210, 220, …, 270, 280)에 형성된 리드(312, 212)와 하부 기판(100)에 형성된 게이트선 및 데이터선(13, 12)은 일대일로 대응하고, 이방성 도전막의 도전 입자(도면 미표시)를 통하여 전기적으로 연결되어 있다.The first to third gate transfer films 310, 320, and 33 and the first to eighth data transfer films 210, 220,..., 270, and 280 are anisotropic conducting films (ACFs) ( It is electrically connected to the lower substrate 100 through a thermocompression bonding process using the drawing. In this case, the leads 312 and 212 formed on the films 310, 320, 330, 210, 220,..., 270, and 280 and the gate lines and data lines 13 and 12 formed on the lower substrate 100 are one-to-one. And electrically connected via conductive particles (not shown) of the anisotropic conductive film.
이때, 게이트 구동 회로(311, 321, 331)의 구동을 제어하는 게이트 제어 신호는 하부 기판(100)의 상부에 위치하는 데이터용 인쇄 회로 기판(510)으로부터 나와 하부 기판(100)을 통하여 각각의 게이트 구동 회로(311, 321, 331)에 입력된다. 이 경우, 데이터용 인쇄 회로 기판(510)에서 나와 제1 데이터 전송용 필름(210)을 통과하는 제1 게이트 제어 신호와 마지막 번째인 제8 데이터 전송용 필름(280)을 통과하는 제2 게이트 제어 신호가 각각의 게이트 구동 회로(311, 321, 331)에 게이트 구동 회로(311, 321, 331)의 양단을 통하여 동시에 입력된다.In this case, the gate control signal for controlling the driving of the gate driving circuits 311, 321, and 331 comes out of the data printed circuit board 510 positioned on the lower substrate 100 and passes through the lower substrate 100. It is input to the gate driving circuits 311, 321, 331. In this case, the first gate control signal exiting from the data printed circuit board 510 and passing through the first data transfer film 210 and the second gate control passing through the last eighth data transfer film 280. Signals are simultaneously input to the respective gate driving circuits 311, 321, 331 through both ends of the gate driving circuits 311, 321, 331.
제1 게이트 제어 신호는 데이터용 회로 기판(510)에서 나와 제1 데이터 전송용 필름(210)을 통하여 출력되는데, 제1 데이터 전송용 필름(210)의 신호 리드(201), 이에 접속되는 하부 기판(100)의 제1 연결 배선(110) 및 이에 접속되는 제1 게이트 전송용 필름(310)의 제1 신호 리드(301)를 통하여 제1 게이트 구동 회로(311)로 입력된다. 그리고, 제1 게이트 구동 회로(311)를 통과한 게이트 제어 신호는 제1 게이트 전송용 필름(310)의 제2 신호 리드(302), 이에 접속되는 하부 기판(100)의 제2 연결 배선(120) 및 이에 접속되는 제2 게이트 전송용 필름(320)의 제1 신호 리드(303)를 통하여 제2 게이트 구동 회로(321)로 입력된다. 마찬가지로, 제2 게이트 구동 회로(321)를 통과한 게이트 제어 신호는 제2 게이트 전송용 필름(320)의 제2 신호 리드(304), 이에 접속되는 하부 기판(100)의 제3 연결 배선(130) 및 이에 접속되는 제3 게이트 전송용 필름(330)의 제1 신호 리드(305)를 통하여 제3 게이트 구동 회로(331)로 입력된다.The first gate control signal exits from the data circuit board 510 and is output through the first data transfer film 210. The signal lead 201 of the first data transfer film 210 and the lower substrate connected thereto are provided. The first gate line 311 is input to the first gate driving circuit 311 through the first signal lead 301 of the first connection wire 110 of the 100 and the first gate transfer film 310 connected thereto. The gate control signal passing through the first gate driving circuit 311 includes the second signal lead 302 of the first gate transfer film 310 and the second connection wiring 120 of the lower substrate 100 connected thereto. And the first signal lead 303 of the second gate transfer film 320 connected thereto are input to the second gate driving circuit 321. Similarly, the gate control signal passing through the second gate driving circuit 321 is the second signal lead 304 of the second gate transfer film 320 and the third connection wiring 130 of the lower substrate 100 connected thereto. And the first signal lead 305 of the third gate transfer film 330 connected thereto are input to the third gate driving circuit 331.
제2 게이트 제어 신호는 데이터용 회로 기판(510)에서 나와 제8 데이터 전송용 필름(210)을 통하여 출력되는데, 제8 데이터 전송용 필름(280)의 신호 리드(202), 이에 접속되도록 하부 기판(100)에 형성되되, 하부 기판(100)의 에지부를 걸쳐 형성되는 제4 연결 배선(140) 및 이에 접속되는 제3 게이트 전송용 필름(330)의 제2 신호 리드(306)를 통하여 제3 게이트 구동 회로(331)로 입력된다. 그리고, 제3 게이트 구동 회로(331)를 통과한 게이트 제어 신호는 제3 게이트 전송용 필름(330)의 제1 신호 리드(305), 이에 접속되는 하부 기판(100)의 제2 연결 배선(120) 및 이에 접속되는 제2 게이트 전송용 필름(320)의 제2 신호 리드(304)를 통하여 제2 게이트 구동 회로(321)로 입력된다. 마찬가지로, 제2 게이트 구동 회로(321)를 통과한 게이트 제어 신호는 제2 게이트 전송용 필름(320)의 제1 신호 리드(303), 이에 접속되는 하부 기판(100)의 제1 연결 배선(110) 및 이에 접속되는 제1 게이트 전송용 필름(310)의 제2 신호 리드(302)를 통하여 제1 게이트 구동 회로(311)로 입력된다.The second gate control signal is output from the data circuit board 510 and is output through the eighth data transfer film 210. The signal lead 202 of the eighth data transfer film 280 is connected to the lower substrate. A third signal through the second signal lead 306 of the fourth connection line 140 and the third gate transfer film 330 connected to the fourth connection line 140 formed on the edge portion of the lower substrate 100. It is input to the gate driving circuit 331. The gate control signal passing through the third gate driving circuit 331 includes the first signal lead 305 of the third gate transfer film 330 and the second connection wiring 120 of the lower substrate 100 connected thereto. And the second signal lead 304 of the second gate transfer film 320 connected thereto are input to the second gate driving circuit 321. Similarly, the gate control signal passing through the second gate driving circuit 321 is the first signal lead 303 of the second gate transfer film 320 and the first connection wiring 110 of the lower substrate 100 connected thereto. And the second signal lead 302 of the first gate transfer film 310 connected thereto are input to the first gate driving circuit 311.
언급한 바와 같이, 게이트 오프 전압, 게이트 온 전압, 공통 전극 전압, 전원 전압 또는, 접지 전압과 같은 전원 신호는 그들이 지나가는 배선의 저항으로 인하여 경로에 비례하여 전압 강하가 크게 일어난다.As mentioned, power signals, such as gate off voltage, gate on voltage, common electrode voltage, power supply voltage, or ground voltage, have a large voltage drop in proportion to the path due to the resistance of the wiring they pass through.
그래서, 제1 게이트 제어 신호는 제1 연결 배선(11)을 통과하면서 제1 연결 배선(110)의 저항(R1)으로 인하여 제1 크기만큼 전압 강하가 일어난 상태로 제1 게이트 구동 회로(311)에 입력된 후, 제 2 연결 배선(120)을 통과하면서 제2 연결 배선(120)의 저항(R2)으로 인하여 또 다시 제2 크기만큼 전압 강하가 더 일어난 상태로 제2 게이트 구동 회로(321)에 입력된다. 이 후, 제1 게이트 제어 신호는 제3 연결 배선(130)을 통과하면서 제3 연결 배선(130)의 저항(R3)으로 인하여 또 다시 제3 크기만큼 전압 강하가 더 일어난 상태로 제3 게이트 구동 회로(331)에 입력된다.Thus, the first gate driving signal 311 passes through the first connection line 11 and has the voltage drop as much as a first magnitude due to the resistance R1 of the first connection line 110. After input to the second gate driving circuit 321 while the voltage is further increased by a second magnitude due to the resistance R2 of the second connection wiring 120 while passing through the second connection wiring 120. Is entered. Thereafter, the first gate control signal passes through the third connection line 130 and drives the third gate in a state in which a voltage drop further occurs by a third size due to the resistance R3 of the third connection line 130. It is input to the circuit 331.
마찬가지로, 제2 게이트 제어 신호는 제4 연결 배선(140)을 통과하면서 제4 연결 배선(140)의 저항(R4)으로 인하여 제4 크기만큼 전압 강하가 일어난 상태로 제4 게이트 구동 회로(311)에 입력된 후, 제3 연결 배선(130)을 통과하면서 제3 연결 배선(130)의 저항(R3)으로 인하여 또 다시 제3 크기만큼 전압 강하가 더 일어난 상태로 제2 게이트 구동 회로(321)에 입력된다. 이 후, 제2 게이트 제어 신호는 제2 연결 배선(120)을 통과하면서 제2 연결 배선(120)의 저항(R2)으로 인하여 또 다시 제2 크기만큼 전압 강하가 더 일어난 상태로 제1 게이트 구동 회로(331)에 입력된다.Similarly, the second gate control signal passes through the fourth connection line 140, and the fourth gate driving circuit 311 is caused to have a voltage drop by a fourth magnitude due to the resistance R4 of the fourth connection line 140. After input to the second gate driving circuit 321 while the voltage is further increased by a third size due to the resistance (R3) of the third connection wiring 130 while passing through the third connection wiring 130 again. Is entered. Thereafter, the second gate control signal passes through the second connection line 120 and drives the first gate in a state where a voltage drop further occurs by a second magnitude due to the resistance R2 of the second connection line 120. It is input to the circuit 331.
이와 같이, 제3, 제2 및 제1 게이트 구동 회로 순으로 입력되는 전압 크기가 작아지는 특성을 가지는 제2 게이트 제어 신호와 제1, 제2 및 제3 게이트 구동 회로 순으로 입력되는 전압 크기가 작아지는 특성을 가지는 제1 게이트 제어 신호를 각각의 게이트 구동 회로에 동시에 인가되기 때문에 각각의 게이트 구동 회로가 받는 게이트 제어 신호의 크기 편차는 하나의 게이트 제어 신호만이 입력되는 때와 비교하여 작아지게 된다.As such, the second gate control signal having the characteristic of decreasing the magnitude of the voltage input in the order of the third, the second and the first gate driving circuit and the magnitude of the voltage input in the order of the first, second and the third gate driving circuit are Since the first gate control signal having a smaller characteristic is applied to each gate driving circuit at the same time, the magnitude deviation of the gate control signal received by each gate driving circuit becomes smaller compared to when only one gate control signal is input. do.
특히, 제1 연결 배선(110)의 저항(R1)과 제4 연결 배선(140)의 저항(R4)이 같고, 제2 연결 배선(120)의 저항(R2)과 제3 연결 배선(130)의 저항(R3)이 동일하게 되도록 형성한다면, 각각의 연결 배선(110, 120, 130, 140)이 느끼는 신호 전압의 크기는 동일하게 되어 각 게이트 구동 회로(311, 321, 331)에는 동일한 크기의 전원 신호가 입력된다. 그 결과, 하부 기판(100)의 각 게이트선(13)에는 각기 연결되는 게이트 구동 회로의 종류에 관계없이 동일한 크기의 전원 신호가 인가되고, 그에 따라 표시 영역에서의 휘도는 균일하게 된다.In particular, the resistance R1 of the first connection wire 110 and the resistance R4 of the fourth connection wire 140 are the same, and the resistance R2 and the third connection wire 130 of the second connection wire 120 are the same. If the resistors R3 are formed to be the same, the signal voltages sensed by the respective connection wires 110, 120, 130, and 140 are the same, and the gate driving circuits 311, 321, and 331 have the same magnitude. The power signal is input. As a result, power signals having the same magnitude are applied to each gate line 13 of the lower substrate 100 regardless of the type of the gate driving circuits connected to each other, so that the luminance in the display area is uniform.
이 실시예에서, 제4 연결 배선(140)은 하부 기판(100)의 에지부를 모두 걸쳐서 오게 되므로, 경로가 길게 된다. 제4 연결 배선(140)의 저항(R4)과 제1 연결 배선(110)의 저항(R1)과 동일한 크기로 만들기 위하여, 배선의 폭에 대한 배선의 길이의 비율에 있어서, 두 배선(140, 110)이 동일한 비율을 가질 수 있도록 배선을 패터닝한다. 따라서, 제4 연결 배선이 늘어난 만큼 폭을 늘려주는 것이 바람직하다.In this embodiment, since the fourth connection wire 140 comes across all of the edge portions of the lower substrate 100, the path is long. In order to make the resistance R4 of the fourth connection wiring 140 and the resistance R1 of the first connection wiring 110 the same size, in the ratio of the length of the wiring to the width of the wiring, the two wirings 140, The wiring is patterned so that 110 may have the same ratio. Therefore, it is desirable to increase the width by increasing the fourth connection wiring.
도면에서 하부 기판(100)의 신호 배선에 표시된 제1 방향의 화살표(1)는 제1 연결 배선(110)을 통하여 제1 게이트 구동 회로(311)에 입력되고, 순차적으로 제2 및 제3 게이트 구동 회로(321, 331)에 입력되는 제1 게이트 제어 신호의 전송 방향을 나타내고, 제2 방향의 화살표(2)는 제4 연결 배선(140)을 통하여 제3 게이트 구동 회로(331)에 입력되고, 순차적으로 제2 및 제1 게이트 구동 회로(321, 311)에 입력되는 제2 게이트 제어 신호의 전송 방향을 나타낸다.In the drawing, the arrow 1 in the first direction indicated on the signal line of the lower substrate 100 is input to the first gate driving circuit 311 through the first connection line 110 and sequentially the second and third gates. Indicate a transmission direction of the first gate control signal input to the driving circuits 321 and 331, and the arrow 2 in the second direction is input to the third gate driving circuit 331 through the fourth connection wire 140. The direction of transmission of the second gate control signal input to the second and first gate driving circuits 321 and 311 is sequentially indicated.
도면에서, 데이터용 회로 기판(510)의 제1 데이터 전송용 필름(210) 및 마지막 데이터 전송용 필름(290) 중 적어도 하나의 데이터 전송용 필름에서는 전원 신호를 비롯한 모든 게이트 제어 신호를 포함하는 게이트 제어 신호를 출력하는 반면에, 두 데이터 전송용 필름(210, 290) 모두에서는 전원 신호가 출력되어 제1, 제2, 제3 및 제4 연결 배선(110, 120, 130, 140)의 양 방향에서 전원 신호가 동시에 인가되도록 구성한다.In the drawing, at least one of the first data transfer film 210 and the last data transfer film 290 of the data circuit board 510 includes a gate including all gate control signals including a power signal. While the control signal is output, power signals are output from both of the data transmission films 210 and 290 so that the first, second, third and fourth connection wires 110, 120, 130, and 140 are directed in both directions. The power signal is configured to be applied at the same time.
이 때, 하부 기판(100)에 형성되는 신호 배선(110, 120, 130, 140)은 저저항 도전 물질로 형성되는 것이 신호 동작 속도를 증가시킬 수 있어서 유리한데, 통상적인 경우, 화소의 게이트선 또는 데이터선을 형성하는 저저항 도전 물질 예를 들어, 알루미늄 계열, 크롬 계열 또는 몰리브덴 계열로 형성할 수 있다.In this case, it is advantageous that the signal wires 110, 120, 130, and 140 formed on the lower substrate 100 may be formed of a low resistance conductive material to increase the signal operating speed. Alternatively, the low resistance conductive material forming the data line may be formed of, for example, aluminum, chromium, or molybdenum.
본 발명의 제1 및 제2 실시예에 따른 액정 표시 장치에서는 전송용 필름 위에 구동 회로가 실장되는 COG(Chip On Glass) 또는 TCP(Tape Carrier Package)의 경우를 예로 하여 하였지만, 하부 기판(100) 위에 직접 구동 회로가 실장되는 COG(Chip On Glass)의 경우에도 본 발명을 동일하게 적용할 수 있다. 이 경우, 하부 기판(100) 위에 형성되는 게이트 제어 신호 배선이 게이트 및 데이터 전송용 필름에 연결되는 대신에 각각의 게이트 구동 회로에 직접 연결된다.In the liquid crystal display device according to the first and second embodiments of the present invention, a case of a chip on glass (Cog) or a tape carrier package (TCP) in which a driving circuit is mounted on a transfer film is taken as an example, but the lower substrate 100 The present invention can be equally applied to a chip on glass (COG) in which a direct driving circuit is mounted thereon. In this case, the gate control signal wiring formed on the lower substrate 100 is directly connected to each gate driving circuit instead of being connected to the gate and the film for data transmission.
이와 같이, 본 발명은 각각의 게이트 구동 회로에 입력되는 게이트 제어 신호 중 전원 신호의 전압 편차를 줄임으로써, 이들 전원 신호에 의하여 출력되는 게이트 전압을 액정 표시의 모든 화소 영역에 균일한 크기로 공급할 수 있어서, 기판 전체의 휘도 균일성을 확보할 수 있다.As described above, the present invention reduces the voltage deviation of the power signals among the gate control signals input to the respective gate driving circuits, thereby supplying the gate voltages output by these power signals to all pixel areas of the liquid crystal display in a uniform size. Thus, luminance uniformity of the entire substrate can be ensured.
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