KR20020032080A - Power supply device - Google Patents
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Abstract
Description
본 발명은 DDR SDRAM 등의 고속 동작용 메모리장치에서 사용하는 전원 공급장치에 관한 것으로, 보다 상세하게는 외부로부터의 데이터 입력시에만 데이터 입력버퍼의 전원 공급능력을 선택적으로 향상시킬 수 있도록 한 전원 공급장치에 관한 것이다.The present invention relates to a power supply for use in a high speed operation memory device such as DDR SDRAM, and more particularly, a power supply for selectively improving the power supply capacity of the data input buffer only when data is input from the outside. Relates to a device.
일반적으로, SDRAM에서 모든 데이터와 명령 및 어드레스 등의 신호 입력은 클럭의 상승구간(rising-edge)에 동기되어 일어나기 때문에 명령신호와 어드레스신호 및 데이터신호의 셋-업 시간(이하, 'tDS'라 칭함)과 데이터 보유 시간(이하, 'tDH'라 칭함)이 동일하게 적용된다. 그런데, 메모리가 고속으로 데이터를 처리하기 위해 고안된 DDR SDRAM과 같은 제품들은 데이터의 입·출력이 클럭의 상승구간(rising-edge)에서 뿐만 아니라 하강구간(falling-edge)에서도 각각 동기되어 동작하기 때문에 tDS나 tDH의 스펙을 만족시키기가 더욱더 어려워지고 있는 실정이다.In general, since all data, signal, and address inputs in the SDRAM occur in synchronization with the rising edge of the clock, the set-up time of the command signal, the address signal, and the data signal is referred to as 'tDS'. ) And data retention time (hereinafter referred to as 'tDH') apply equally. However, products such as DDR SDRAM, which are designed to process data at high speed, operate in synchronization with the falling edge as well as the rising and falling edges of the clock. It is becoming more difficult to meet the specifications of tDS and tDH.
도 1 은 종래에 사용된 전원 공급장치의 내부 배선 구조도를 도시한 것으로, 메모리 내부의 각종 제어 로직과 입력 버퍼 등의 공급전압으로 사용되는 주 전원전압(VDD, VSS) 공급단(10)과, 데이터 출력시에만 메모리 외부 전원의 제어하에활성화되는 출력 드라이버용 전원전압(VDDQ, VSSQ) 공급단(20)이 분리되어 사용되고 있음을 알 수 있다. 따라서, 상기 주 전원전압(VDD, VSS)은 각종 내부 전압-예를 들어, Vpp, Vint, Vbb 등을 발생시키는 회로의 공급전압으로 사용되는 한편, 상기 출력 드라이버용 전원전압(VDDQ, VSSQ)은 리드 명령신호의 인가에 따른 데이터 출력시에만 출력 드라이버 전용으로 완전 분리되어 사용되게 된다.1 is a diagram illustrating an internal wiring structure of a power supply apparatus used in the related art. The main power supply voltages VDD and VSS supply stages 10 used as supply voltages of various control logics and input buffers in a memory, and It can be seen that the output driver power supply voltages VDDQ and VSSQ supply terminals 20, which are activated under the control of the memory external power supply only during data output, are used separately. Accordingly, the main power supply voltages VDD and VSS are used as supply voltages for a circuit generating various internal voltages, for example, Vpp, Vint, Vbb, etc., while the power supply voltages VDDQ and VSSQ for the output driver are Only when outputting data according to the application of the read command signal, the output driver is completely separated and used.
도 2a 및 도 2b 는 도 1 에 도시된 전원 공급장치에서의 주 전원 공급단과 출력 드라이버용 전원 공급단과의 배선구조를 상세히 도시한 배선 구조도로, 메모리의 각종 전원(VDD, VSS, VDDQ, VSSQ)은 각각 분리된 핀으로부터 각 패드로 공급되며, 이렇게 공급된 전원이 각각의 용도에 따라 내부적인 배선을 통해 각 해당 회로로 공급되고 있는 것을 나타낸다.2A and 2B are wiring diagrams showing in detail the wiring structure between the main power supply terminal and the output driver power supply terminal in the power supply device shown in FIG. 1, and various power supplies (VDD, VSS, VDDQ, and VSSQ) of the memory. Are supplied to the respective pads from the separate pins, and the supplied power is supplied to the respective circuits through internal wiring according to the respective uses.
이와 같이 공급된 출력 드라이버용 전원전압(VDDQ, VSSQ)은 메모리가 리드동작을 수행하여 데이터가 출력되는 경우에만 전류를 소모하게 된다. 동 도면에 도시된 데이터 출력 드라이버의 출력단은 3가지의 상태를 갖는데, 평상시에는 메모리 외부의 전원인 VTT 인가에 의해 하이 임피던스(Hi-Z) 상태를 유지하고 있다가 데이터의 출력시 드라이버 동작에 의해 '로직하이' 상태는 '로직로우'의 상태로 천이된다.The output driver power voltages VDDQ and VSSQ supplied as described above consume current only when data is output by the memory performing a read operation. The output stage of the data output driver shown in the figure has three states. Usually, the high impedance (Hi-Z) state is maintained by applying VTT, which is a power source external to the memory, and then the driver operation when outputting data. The logic high state transitions to the logic low state.
이때, 데이터 출력동작을 하기 위한 전류소모에 의해 발생된 노이즈가 내부로 전달되지 않도록 하기 위해 출력 드라이버용 전원전압(VDDQ, VSSQ) 공급단의 배선은 주 전원전압(VDD, VSS) 공급단의 배선과 분리되는 것이 일반적이며, 이러한 이유로 통상적으로 양측 두 전원전압 공급단은 완전 분리되어 사용되어 왔다. 또한, 주 전원전압(VDD, VSS)도 상기 출력 드라이버용 공급전압(VDDQ, VSSQ)과 분리된 배선을 거쳐 각 해당 회로들로 인가되어지는데, 이러한 주 전원전압(VDD, VSS) 공급단의 배선을 통해 데이터 출력 드라이버를 제외한 모든 회로의 동작에 사용되는 전하들의 이동이 이루어지게 된다.At this time, the wiring of the output driver power supply voltage (VDDQ, VSSQ) supply terminal is connected to the main supply voltage (VDD, VSS) supply terminal in order to prevent noise generated by current consumption for data output operation from being transmitted to the inside. In general, the two power supply terminals on both sides have been completely separated from each other. In addition, main power supply voltages VDD and VSS are also applied to respective circuits via wires separated from the output driver supply voltages VDDQ and VSSQ, and the main power supply voltages VDD and VSS are connected to each other. This transfers the charges used in the operation of all circuits except the data output driver.
그런데, 이와 같은 배선 구조를 갖고 전원전압이 공급되는 경우, 비트라인 센스앰프의 센싱 동작과 같이 과도한 전류소모가 요구되는 동작에 있어서, 메모리에 라이트 동작이 수행되면 입력 버퍼단의 전류 공급능력이 취약해지게 되면서 상기 과정에서의 과도 전류소모에 따른 공급전원의 노이즈가 데이터 입력 버퍼단으로 그대로 전달되게 되므로써, 안정된 데이타 입력동작을 위해 요구되는 두가지 파라미터인 tDS(데이타 셋-업 시간)와 tDH(데이타 보유시간)의 확보가 어려워지게 되면서 회로 전체적인 동작의 안정화를 저하시키게 되는 문제점이 발생한다.However, when the power supply voltage is supplied with the wiring structure as described above, in an operation requiring excessive current consumption such as sensing operation of the bit line sense amplifier, when the write operation is performed in the memory, the current supply capability of the input buffer stage is weak. As the noise of the power supply due to the transient current consumption in the process is transmitted to the data input buffer stage as it is, the two parameters required for stable data input operation are tDS (data set-up time) and tDH (data retention time). As it becomes difficult to secure), there is a problem that the stability of the overall operation of the circuit is lowered.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이터가 출력되는 동작구간을 제외한 나머지 모든 동작구간에서 출력 드라이버용 전원전압 공급단을 주 전원전압 공급단과 연결해 공유시켜 사용하므로써, 데이터 입력버퍼의 전원 공급능력을 크게 향상시켜 고속 동작에 적합한 데이터 셋-업 시간과 데이터 보유시간을 확보할 수 있도록 한 전원 공급장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to connect and share the output driver power voltage supply terminal with the main power voltage supply terminal in all remaining operation sections except for the data output section. It is to provide a power supply that can greatly improve the power supply capacity of the input buffer to ensure data set-up time and data retention time suitable for high speed operation.
상기 목적을 달성하기 위하여, 본 발명에 의한 전원 공급장치는 메모리 내부의 제어 로직 및 입력 버퍼 등에 전원전압 및 접지전압을 공급하는 주 전원 공급수단과,In order to achieve the above object, the power supply apparatus according to the present invention comprises a main power supply means for supplying a power supply voltage and ground voltage to the control logic and input buffer, etc. in the memory;
데이터 출력시에만 메모리 외부 전원의 제어하에 활성화되어 출력 드라이버에 전원전압 및 접지전압을 공급하는 출력 드라이버용 전원 공급수단과,An output driver power supply means which is activated under the control of a memory external power supply only for data output and supplies a power voltage and a ground voltage to the output driver;
상기 주 전원 공급수단과 출력 드라이버용 전원 공급수단 각각의 전원전압 인가단 사이 및 접지전압 인가단 사이에 각각 연결된 스위칭수단과,Switching means connected between a power supply voltage supply terminal and a ground voltage application terminal of each of the main power supply means and the output driver power supply means;
상기 스위칭수단의 전단에 접속되며, 라이트 명령 및 리드 명령신호의 인가에 따른 데이터 입·출력 여부에 따라 상기 스위칭수단의 스위칭여부를 제어하는 제어신호를 발생시켜 양측 전원 공급수단의 해당 전원라인이 데이터 입력시 공유되도록 제어하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.It is connected to the front end of the switching means, and generates a control signal for controlling the switching of the switching means according to whether the data input and output according to the application of the write command and the read command signal, so that the corresponding power line of both power supply means And control signal generating means for controlling to be shared at the time of input.
도 1 은 종래에 사용된 전원 공급장치의 내부 배선 구조도이고,1 is an internal wiring structure diagram of a power supply apparatus used in the prior art,
도 2a 및 도 2b 는 도 1 에 도시된 전원 공급장치에서의 주 전원 공급단과 출력 드라이버용 전원 공급단과의 배선구조를 상세히 도시한 배선 구조도이고,2A and 2B are wiring diagrams showing in detail a wiring structure between a main power supply end and an output driver power supply end in the power supply shown in FIG. 1;
도 3 은 본 발명에 따른 전원 공급장치의 배선 구조도이며,3 is a wiring structure diagram of a power supply apparatus according to the present invention;
도 4 는 도 3 에 도시된 스위칭수단 및 제어신호 발생수단의 제1 실시예에 따른 회로 구성도이며,FIG. 4 is a circuit diagram according to the first embodiment of the switching means and the control signal generating means shown in FIG.
도 5 는 도 4 에 도시된 스위칭수단 및 제어신호 발생수단의 동작 타이밍도이고,5 is an operation timing diagram of the switching means and the control signal generating means shown in FIG.
도 6 은 도 3 에 도시된 스위칭수단 및 제어신호 발생수단의 제2 실시예에 따른 회로 구성도이고FIG. 6 is a circuit diagram according to a second embodiment of the switching means and control signal generating means shown in FIG.
도 7 은 도 6 에 도시된 스위칭수단 및 제어신호 발생수단의 동작 타이밍도이다.7 is an operation timing diagram of the switching means and the control signal generating means shown in FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10:주 전원 공급수단 20: 출력 드라이버용 전원 공급수단10: main power supply means 20: power supply means for the output driver
30: 스위칭수단40, 42, 44: 제어신호 발생수단30: switching means 40, 42, 44: control signal generating means
SW1, SW2: 스위칭소자SW1, SW2: switching element
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 전원 공급장치의 배선 구조도를 도시한 것으로, 주 전원 공급수단(10)과 출력 드라이버용 전원 공급수단(20) 각각의 전원전압(VDD과 VDDQ) 인가단 사이 및 접지전압(VSS과 VSSQ) 인가단 사이에 각각 연결된 스위칭수단(30)과, 상기 스위칭수단(30)의 전단에 접속되며 라이트 명령 및 리드 명령신호의 인가에 따른 데이터 입·출력 여부에 따라 상기 스위칭수단의 스위칭여부를 제어하는 제어신호(ctrl1, ctrl2)를 발생시켜 양측 전원 공급수단(10, 20)의 해당 전원라인이 데이터 입력시 공유되도록 제어하는 제어신호 발생수단(40)을 추가로 구비하여 구성된다.3 is a diagram illustrating a wiring structure of a power supply device according to the present invention, and between a power supply voltage VDD and VDDQ applied terminals of the main power supply means 10 and the output driver power supply means 20 and a ground voltage. (VSS and VSSQ) the switching means 30 respectively connected between the applying end and the switching means 30 connected to the front end of the switching means 30 depending on whether the data input and output according to the application of the write command and the read command signal of the switching means It further comprises a control signal generating means 40 for generating a control signal (ctrl1, ctrl2) for controlling the switching to control the corresponding power line of both power supply means (10, 20) to be shared when data input. .
상기 구성에 의해 각 VDD 전원과 VDDQ 전원, VSS 전원과 VSSQ 전원의 배선을 평상시에는 스위칭수단(30)내 스위칭소자를 온시켜 공유하도록 제어하게 되는 한편, 상기 제어신호 발생부(40)로 인가되는 리드 명령신호에 의해 제어되는 데이터 출력시에는 양측 전원 공급단 배선간에 연결된 각각의 스위칭소자를 오프시켜 각각 독립적으로 사용할 수 있도록 제어하게 된다. 이렇듯, 데이터가 출력되는 동작구간을 제외한 나머지 동작구간에서는 사용되지 않는 출력 드라이버용 전원 공급수단(20)을 스위칭소자의 스위칭동작에 의해 분리되었던 주 전원 공급수단(10)과 연결하여 공유시키므로써 고속 데이터의 입력시 입력 버퍼로의 전원 공급능력을 크게 향상시켜 고속 동작시 취약해지기 쉬운 두 파라미터(tDS, tDH) 특성을 안정된 레벨로 유지시킬 수 있게 되는 것이다.By the above configuration, the wiring of each VDD power source and VDDQ power source, VSS power source and VSSQ power source is normally controlled to turn on and share the switching element in the switching means 30, while being applied to the control signal generator 40. When the data is controlled by the read command signal, the switching elements connected between the two power supply terminal wires are turned off to control them so that they can be used independently. As such, by connecting and sharing the output driver power supply means 20, which is not used in the remaining operation sections except the operation section in which data is output, with the main power supply means 10 separated by the switching operation of the switching element, It greatly improves the power supply capacity to the input buffer when data is input, so that the two parameter (tDS, tDH) characteristics, which are susceptible to high speed operation, can be maintained at a stable level.
이하, 본 발명의 동작을 도면에 도시된 실시예를 참조하며 자세히 살펴보기로 한다.Hereinafter, the operation of the present invention will be described in detail with reference to the embodiment shown in the drawings.
도 4 는 도 3 에 도시된 스위칭수단 및 제어신호 발생수단의 제1 실시예에 따른 회로 구성도를 도시한 것으로, 스위칭수단(30)은 주 전원 공급수단(10)의 전원전압(VDD) 인가단과 출력 드라이버용 전원 공급수단(20)의 전원전압(VDDQ) 인가단 사이에 접속된 제1 스위칭소자(SW1)와, 상기 주 전원 공급수단(10)의 접지전압(VSS) 인가단과 상기 출력 드라이버용 전원 공급수단(20)의 접지전압(VSSQ) 인가단 사이에 접속된 제2 스위칭소자(SW2)를 구비하여 구성된다.FIG. 4 shows a circuit diagram according to the first embodiment of the switching means and the control signal generating means shown in FIG. 3, wherein the switching means 30 applies the power supply voltage VDD of the main power supply means 10. A first switching device SW1 connected between the stage and the power supply voltage VDDQ applying end of the power supply means 20 for the output driver, the ground voltage VSS applying end of the main power supply means 10, and the output driver. And a second switching device SW2 connected between the ground voltage VSSQ application terminals of the power supply means 20.
여기서, 상기 제1 스위칭소자(SW1)는 P채널 모스 트랜지스터로, 상기 제2 스위칭소자(SW2)는 N채널 모스 트랜지스터로 각각 구현한다.The first switching device SW1 may be a P-channel MOS transistor, and the second switching device SW2 may be an N-channel MOS transistor.
한편, 상기 제어신호 발생수단(42)은 데이터 출력시에만 인에이블되는 출력 인에이블신호(DOE)를 인가받아 이의 전위를 반전 지연시켜 상기 제2 스위칭소자(SW2)를 구성하는 N채널 모스 트랜지스터의 게이트단으로 제어신호(ctrl2)를 전달하는 지연소자(IV1내지 IV3)와, 상기 지연소자(IV1내지 IV3)의 출력전위를 반전시켜 상기 제1 스위칭소자(SW1)를 이루는 P채널 모스 트랜지스터의 게이트단으로 제어신호(ctrl1)를 전달하는 반전소자(IV4)를 구비하여 구성한다.On the other hand, the control signal generating means 42 is applied to the output enable signal (DOE), which is enabled only at the time of data output delay of the potential of the N-channel MOS transistor constituting the second switching element (SW2) The gates of the P-channel MOS transistors forming the first switching element SW1 by inverting the output elements of the delay elements IV1 to IV3 transferring the control signal ctrl2 to the gate terminal and the output potentials of the delay elements IV1 to IV3. However, it comprises a inverting element (IV4) for transmitting a control signal (ctrl1).
도 5 는 도 4 에 도시된 스위칭수단(30) 및 제어신호 발생수단(42)의 동작 타이밍도를 도시한 것으로, 데이터 출력 명령신호가 되는 리드 명령신호가 (a)에 도시된 바와 같이 외부 클럭신호(CLK)에 동기되어 입력되면 (c)에 도시된 바와 같이 출력 인에이블신호가 '로직로우' 레벨에서 '로직하이' 레벨로 천이되어 인가된다. 이와 같이 '로직하이'로 천이된 출력 인에이블신호(DOE)는 제어신호 발생수단(42)으로 인가되어 출력되는 제어신호를 각각 (d)와 (e)에 도시된 바와 같이 ctrl=로직하이, ctrl2=로직로우로 발생시키게 되면서 후단에 접속된 스위칭수단(30)내 제1 및 제2 스위칭소자(SW1, SW2)를 (f)에 도시된 바와 같이 동시에 턴-오프시키게 된다.FIG. 5 shows an operation timing diagram of the switching means 30 and the control signal generating means 42 shown in FIG. 4, wherein a read command signal which becomes a data output command signal is an external clock as shown in (a). When it is input in synchronization with the signal CLK, as shown in (c), the output enable signal is transferred from the "logic low" level to the "logic high" level and applied. The output enable signal DOE shifted to 'logic high' as described above is applied to the control signal generating means 42 and outputs a control signal as shown in (d) and (e), respectively, as shown in (d) and (e). The first and second switching elements SW1 and SW2 in the switching means 30 connected to the rear stage are simultaneously turned off as shown in (f) while being generated by ctrl2 = logic low.
이에 따라, 데이터 출력시에는 주 전원 공급수단(10)과 출력 드라이버용 전원 공급수단(20)의 전원라인을 각각 분리하여 사용하게 되는 한편, 데이터 출력시를 제외한 모든 동작구간에서는 양측 전원라인의 배선을 공유하도록 제어하게 되므로써, 고속의 데이터 입력시 입력 버퍼의 전원 공급능력을 선택적으로 높여 사용할 수 있게 된다.Accordingly, the power lines of the main power supply means 10 and the output driver power supply means 20 are separated from each other when outputting data, and wiring of both power lines is performed in all operation sections except for data output. Since the control is to be shared, it is possible to selectively increase the power supply capacity of the input buffer during high-speed data input.
도 6 은 도 3 에 도시된 스위칭수단 및 제어신호 발생수단의 제2 실시예에 따른 회로 구성도를 도시한 것으로, 스위칭수단(30)의 구성은 상술한 도 4 에 도시된 제1 실시예에서의 구성과 동일하므로 설명의 중복을 피하기 위해 이의 구성 설명은 생략하기로 한다.FIG. 6 shows a circuit diagram according to the second embodiment of the switching means and the control signal generating means shown in FIG. 3, the configuration of the switching means 30 being the first embodiment shown in FIG. Since the configuration is the same as, the description of the configuration will be omitted in order to avoid duplication of description.
한편, 제어신호 발생수단(44)은 전원전압 인가단과 접지단 사이에 상호 직렬접속되는 P채널 모스 트랜지스터(MP1) 및 N채널 모스 트랜지스터(MN1)와, 상기 두 모스 트랜지스터(MP1, MN1)의 연결노드에 상호 입·출력단이 피드백 구조로 접속된 전위를 일정하게 래치시키는 래치소자(IV5와 IV6)와, 상기 래치소자(IV5와 IV6)의 출력단(N1) 전위를 반전 지연시켜 상기 스위칭수단(30)내 제1 스위칭소자(SW1)를 구성하는 P채널 모스 트랜지스터의 게이트단으로 제어신호(ctrl1)를 전달하는 지연소자(IV7내지 IV9)와, 상기 래치소자(IV5와 IV6)의 출력단(N1) 전위를 단순 지연시켜 상기 스위칭수단(30)내 제2 스위칭소자(SW2)를 이루는 N채널 모스 트랜지스터의 게이트단으로 제어신호(ctrl2)를 전달하는 반전소자(IV10과 IV11)를 구비하여 구성된다. 또한, 상기 두 모스 트랜지스터(MP1, MN1)의 게이트 단으로는 각각 마지막 데이터 입력 스트로브신호(DQS)의 하강 에지(falling-edge)에 동기되어 '로직 로우'레벨로 천이되는 제어신호(last_dqs_fall)와 라이트 명령시 발생되는 제어신호(casp6_wt)가 각각 인가되도록 구성하고 있다.On the other hand, the control signal generating means 44 is connected to the P-channel MOS transistor (MP1) and N-channel MOS transistor (MN1) and the two MOS transistors (MP1, MN1) connected in series between the power supply voltage supply terminal and the ground terminal. The switching means 30 by inverting the latch elements IV5 and IV6 which constantly latch the potentials connected to the nodes in a feedback structure, and the potentials of the output terminals N1 of the latch elements IV5 and IV6. Delay elements IV7 to IV9 for transmitting the control signal ctrl1 to the gate terminal of the P-channel MOS transistor constituting the first switching element SW1 in the transistor S1, and an output terminal N1 of the latch elements IV5 and IV6. Inverting elements IV10 and IV11 which transfer the control signal ctrl2 to the gate terminal of the N-channel MOS transistor forming the second switching element SW2 in the switching means 30 by simply delaying the potential. In addition, the gate terminal of each of the two MOS transistors MP1 and MN1 has a control signal last_dqs_fall and a transition to a 'logic low' level in synchronization with the falling edge of the last data input strobe signal DQS. The control signal casp6_wt generated during the write command is applied to each.
도 7 은 도 6 에 도시된 스위칭수단 및 제어신호 발생수단의 동작 타이밍도를 도시한 것으로, 데이터 입력 명령신호가 되는 라이트 명령신호가 (a)에 도시된 바와 같이 외부 클럭신호(CLK)에 동기되어 입력되면 이를 메모리소자 내부에 알리기 위해 casp6_wt신호가 (d)에 도시된 바와 같이 '로직하이' 로 토글링된다. 이와 같이 '로직하이'로 토글링된 casp6_wt신호는 제어신호 발생수단(44)내 N채널 모스 트랜지스터(MN1)의 게이트단으로 인가되어 후단에 접속된 래치소자(IV5와 IV6)의 출력단(N1) 전위를 (f)에 도시된 바와 같이 '로직하이' 레벨로 천이시키게 된다. 이에 따라, 최종 출력신호인 제어신호를 ctrl1=로직로우, ctrl2=로직하이로 각각 (g)와 (h)에 도시된 바와 같이 천이시키게 된다. 따라서, 평상시 전원라인을 분리하고 있던 전원 공급장치는 데이터 입력시 상기 두 제어신호(ctrl1, ctrl2)의 발생에 의해 후단에 접속된 두 스위칭소자(SW1, SW2)를 동시에 턴-온시키게 되므로써, 전원라인을 공유하여 사용할 수 있게 되는 것이다.FIG. 7 shows an operation timing diagram of the switching means and control signal generating means shown in FIG. 6, in which a write command signal serving as a data input command signal is synchronized with the external clock signal CLK as shown in (a). When inputted, the casp6_wt signal is toggled to 'logic high' as shown in (d) to notify the inside of the memory device. The casp6_wt signal toggled to 'logic high' as described above is applied to the gate terminal of the N-channel MOS transistor MN1 in the control signal generating means 44 and is connected to the output terminal N1 of the latch elements IV5 and IV6 connected to the rear stage. The potential is shifted to the 'logic high' level as shown in (f). Accordingly, the control signal, which is the final output signal, is shifted to ctrl1 = logic low and ctrl2 = logic high as shown in (g) and (h), respectively. Therefore, the power supply device, which is normally disconnected from the power supply line, turns on both switching elements SW1 and SW2 connected to the rear end at the same time by the occurrence of the two control signals ctrl1 and ctrl2 at the time of data input. Lines can be shared and used.
이 후, 마지막 데이터 입력 스트로브 신호(DQS)의 하강 구간(falling-edge)에서 (e)에 도시된 바와 같이 '로직로우' 레벨로 천이되는 제어신호(last_dqs_fall)에 의해 데이터 입력동작의 종료시점을 알리게 되면, 상기 제어신호 발생수단(44)내 P채널 모스 트랜지스터(MP1)를 턴-온시키게 되면서 후단에 접속된 래치소자(IV5와 IV6)의 출력단(N1) 전위를 '로직로우' 레벨로 천이시키게 된다. 이에 따라, 최종 출력신호인 제어신호를 ctrl1=로직하이, ctrl2=로직로우로 다시 천이시키게 되면서 후단에 접속된 두 스위칭소자(SW1, SW2)를 모두 턴-오프 시키게 된다. 이때, 공유되어 사용되던 양측 전원라인은 다시 완전 분리되어사용되도록 제어된다.Thereafter, in the falling-edge of the last data input strobe signal DQS, an end point of the data input operation is indicated by a control signal last_dqs_fall that transitions to the logic low level as shown in (e). In this case, the P-channel MOS transistor MP1 in the control signal generating means 44 is turned on while the potential of the output terminal N1 of the latch elements IV5 and IV6 connected to the rear stage is shifted to the logic low level. Let's go. Accordingly, the control signal, which is the final output signal, is switched back to ctrl1 = logic high and ctrl2 = logic low, and both switching elements SW1 and SW2 connected to the rear end are turned off. At this time, both power lines shared and used are controlled to be completely separated and used again.
결과적으로, 데이터 출력시에만 선택적으로 사용되는 출력 드라이버용 전원 공급수단을 고속의 데이터 입력시 입력 버퍼에 제공되는 전원 공급단에 공유시켜 사용하도록 제어할 수 있게 되는 것이다.As a result, it is possible to control the power supply means for the output driver, which is selectively used only for data output, to be shared with the power supply terminal provided to the input buffer for high-speed data input.
이상에서 설명한 바와같이 본 발명에 따른 전원 공급장치에 의하면, 데이터 입력 버퍼에 사용되는 전원 공급라인을 라이트 및 리드 명령신호의 인가에 따른 데이터 입·출력 여부에 따라 선택적으로 스위칭되는 스위칭수단에 의해 출력 드라이버용 전원 공급단에 공유시켜 사용하므로써, 입력 버퍼의 전원 공급능력을 크게 향상시켜 고속의 데이터 입력시 노이즈에 취약한 데이터 셋-업 시간(tDS) 및 데이터 보유시간(tDH)을 대폭 개선할 수 있게 되는 매우 뛰어난 효과가 있다.As described above, according to the power supply apparatus according to the present invention, the power supply line used for the data input buffer is output by switching means for selectively switching in accordance with whether the data input and output according to the application of the write and read command signals By sharing with the power supply for the driver, the power supply capacity of the input buffer can be greatly improved, which greatly improves data set-up time (tDS) and data retention time (tDH), which are vulnerable to noise during high-speed data input. Being has a very outstanding effect.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000062969A KR100753076B1 (en) | 2000-10-25 | 2000-10-25 | Power supply device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000062969A KR100753076B1 (en) | 2000-10-25 | 2000-10-25 | Power supply device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020032080A true KR20020032080A (en) | 2002-05-03 |
| KR100753076B1 KR100753076B1 (en) | 2007-08-31 |
Family
ID=19695405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000062969A KR100753076B1 (en) | 2000-10-25 | 2000-10-25 | Power supply device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753076B1 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167645B1 (en) * | 1995-12-05 | 1999-01-15 | 김광호 | Power control device |
| KR100524886B1 (en) * | 1997-08-11 | 2005-12-21 | 삼성전자주식회사 | Semiconductor memory device having internal voltage level control circuit and internal voltage level control method therefor |
| KR100282909B1 (en) * | 1997-12-31 | 2001-05-02 | 정몽규 | Vehicle power state sensing device and control method |
-
2000
- 2000-10-25 KR KR1020000062969A patent/KR100753076B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100753076B1 (en) | 2007-08-31 |
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