KR20020002513A - Data output buffer - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 데이터 출력 버퍼에 관한 것으로, 특히 입력 데이터 신호의 상태를 감지하여 출력 버퍼에서 발생되는 그라운드 바운싱(Ground Bouncing)을 억제시킨 데이터 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer of a semiconductor memory device, and more particularly, to a data output buffer in which ground bouncing generated in an output buffer is suppressed by sensing a state of an input data signal.
도 1은 종래의 반도체 메모리 장치에서 사용하고 있는 데이터 출력 버퍼를 도시한 것으로, 8개의 데이터 출력 버퍼부(10_1∼10_8)와 1개의 입력 버퍼부(20)로 구성되어 있다.FIG. 1 shows a data output buffer used in a conventional semiconductor memory device, and is composed of eight data output buffer units 10_1 to 10_8 and one input buffer unit 20.
도시한 바와 같이, 종래의 데이터 출력 버퍼부(10_1)는 출력 단자(out)로 데이터 신호 '1(하이)'을 출력해 주는 풀업 드라이버(P1)와, 상기 출력 단자(out)로 데이터 신호 '0(로우)'을 출력해 주는 풀다운 드라이버(N1)로 구성되어 있다. 그리고, 메모리 코어로부터 독출된 리드 데이터(din)를 입력받아 이 입력된 리드 데이터의 전위레벨에 의해 상기 풀업(P1) 또는 풀다운(N1) 드라이버 중 1개를 선택적으로 구동시켜 주는 데이터출력버퍼 제어회로부(NOR1, NAND1, INV1∼INV3)로 구성되어 있다.As shown, the conventional data output buffer unit 10_1 includes a pull-up driver P1 for outputting a data signal '1 (high)' to an output terminal out, and a data signal 'to the output terminal out'. It is composed of a pull-down driver N1 that outputs 0 (low). And a data output buffer control circuit unit which receives read data din read from the memory core and selectively drives one of the pull-up P1 and pull-down N1 drivers according to the potential level of the input read data. (NOR1, NAND1, INV1 to INV3).
상기 데이터출력버퍼 제어회로부((NOR1, NAND1, INV1∼INV3)는 데이터 신호(din)가 '하이'이면 상기 풀업 드라이버(P1)를 구동시켜 출력단자(out)로 '하이'를 출력하고, 상기 데이터 신호가 '로우'이면 상기 풀다운 드라이버(N1)를 구동시켜 출력단자(out)로 '로우'를 출력하도록 구성되어 있다.The data output buffer control circuit unit (NOR1, NAND1, INV1 to INV3) drives the pull-up driver P1 when the data signal din is 'high', and outputs 'high' to the output terminal out. When the data signal is 'low', the pull-down driver N1 is driven to output 'low' to the output terminal (out).
여기서, 상기 데이터 신호(Din)는 메모리 코어(도시하지 않음)에서 출력된 리드 데이터를 증폭시켜 주는 비트라인 센스앰프(BL S/A) 또는 데이터 버스 센스 앰프(DB S/A)를 거쳐 나온 출력신호이다. 그리고, 상기 입력 버퍼부(20)에 입력되는 칩 선택 신호(csb)는 항상 로우(0V) 상태이고, 신호 'pad' 는 입력 TTL 레벨의 '하이(2.4V)'로 가정한다.The data signal Din is output through a bit line sense amplifier (BL S / A) or a data bus sense amplifier (DB S / A) that amplifies read data output from a memory core (not shown). It is a signal. In addition, it is assumed that the chip select signal csb input to the input buffer unit 20 is always low (0V), and the signal 'pad' is 'high (2.4V)' of the input TTL level.
도면에 도시된 바와 같이, 종래의 데이터 출력 버퍼부(10_1)는 풀-다운 드라이버단(N1)에 접속된 접지전압(Vss) 노드가 입력 버퍼부(20)의 접지전압(Vss) 노드와 공통으로 연결되어 있다.As shown in the drawing, in the conventional data output buffer unit 10_1, the ground voltage Vss node connected to the pull-down driver terminal N1 is common to the ground voltage Vss node of the input buffer unit 20. Is connected.
그리고, 종래의 데이터 출력 버퍼부(10_1)의 경우 출력 데이터 신호(dout)의 빠른 전환, 즉 '로우'에서 '하이' 또는 '하이'에서 '로우'로 빠르게 전환시키기 위해서 최종단의 풀업 및 풀다운 드라이버단의 모스 트랜지스터의 사이즈를 크게 하였다.In the case of the conventional data output buffer unit 10_1, the final stage pull-up and pull-down in order to quickly switch the output data signal dout, that is, to quickly switch from 'low' to 'high' or 'high' to 'low' The size of the MOS transistor of the driver stage was enlarged.
이 결과, 출력전압레벨이 풀업 드라이버단과 풀다운 드라이버단에 의해 풀스윙으로 동작함으로써 외부전원전압이 높은 전원전압의 경우에는 상기 풀-업/풀-다운 드라이버가 구동되면서 초기에 큰 전류가 출력로드로 흐르게 되며, 이에따라 출력로드와 전원전압 또는 접지전압 파워라인의 저항과 패키지 리드 프래임(package lead frame)의 인덕턴스(L)에 의하여 파워(Vcc 또는 Vss)라인이 바운싱(bouncing)되고, 출력파형이 출렁거림(오버슈트 또는 언더슈트)으로 인한 노이즈 발생으로 칩이 오동작이 생길 수 있다. 그리고, 출력전압레벨이 풀업 드라이버단과 풀다운 드라이버단에 의해 풀스윙으로 동작함으로써 동작 속도를 떨어뜨리게 된다.As a result, the output voltage level is pulled by the pull-up driver stage and the pull-down driver stage. In the case of a power voltage having a high external power supply voltage, the pull-up / pull-down driver is driven, and a large current is initially transferred to the output load. As a result, the power (Vcc or Vss) line is bounced by the resistance of the output load, the supply voltage or the ground voltage power line, and the inductance (L) of the package lead frame, and the output waveform is swung. Noise generated by overshoot (overshoot or undershoot) may cause the chip to malfunction. Then, the output voltage level is operated in the full swing by the pull-up driver stage and the pull-down driver stage to decrease the operation speed.
또한, 출력 버퍼부(10_1)가 동시에 8개가 스윙할 경우 접지전압(Vss)노드에서의 바운싱 현상은 더욱 크게 나타난다. 이러한 접지전압(Vss)노드에서의 바운싱 현상은 곧바로 같은 접지전압(Vss)노드에 묶여있는 어드레스 버퍼에 영향을 주어서 실제 토글되지 않은 어드레스 버퍼가 토글된 것처럼 동작되어 디바이스가 오류 동작을 하게 된다. 즉, 접지전압(Vss)노드에서의 바운싱 현상에 의해 입력 버퍼의 접지전압(Vss)노드에서도 바운싱되어 노드(Nd5)의 전압이 흔들리게 되고, 그 결과 인버터(INV4)를 거친 노드(Nd6)에서 원하지 않은 펄스가 발생하게 된다.In addition, when eight output buffer units 10_1 swing at the same time, the bounce phenomenon at the ground voltage Vss node is more significant. The bouncing phenomenon at the ground voltage (Vss) node immediately affects the address buffers bound to the same ground voltage (Vss) node, and the device is erroneously operated as if the address buffer is not actually toggled. That is, due to the bouncing phenomenon at the ground voltage (Vss) node, the ground voltage (Vss) node of the input buffer is bounced and the voltage of the node Nd5 is shaken. As a result, at the node Nd6 passing through the inverter INV4. Unwanted pulses are generated.
또한, 종래의 데이터 출력 버퍼에서는 상기와 같은 접지전압(Vss)노드에서의 바운싱 현상을 억제하기 위하여 여러개의 데이터 출력 버퍼를 시간차를 두고 동작시켰다. 하지만, 이로 인해 시간적 손실이 발생하였다.In addition, in the conventional data output buffer, several data output buffers are operated with a time difference in order to suppress the above-mentioned bounce phenomenon at the ground voltage (Vss) node. However, this caused a time loss.
도 2는 종래의 데이터 출력 버퍼에 의해 발생되는 그라운드 바운싱의 시뮬레이션 결과를 도시한 그래프이다.2 is a graph showing a simulation result of ground bounce generated by a conventional data output buffer.
상기 그래프에서도 볼 수 있듯이, 출력 데이터 신호(dout)가 폴링(falling)을 시작하는 시점, 즉 데이터 출력 버퍼에 입력되는 데이터 신호(din)가 '로우'에서 '하이'로 라이징(rising)에서 접지전압(Vss)노드에서의 바운싱이 발생한다.As can be seen from the above graph, the point at which the output data signal dout starts falling, that is, the data signal din input to the data output buffer is grounded at rising from 'low' to 'high'. Bouncing occurs at the voltage Vss node.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 데이터 신호 상태를 확인한 후 입력 데이터 신호가 라이징하는 시점에 네가티브(negative) 펌핑 회로를 통하여 풀다운 드라이버단의 소스의 벌크 전압(Vsb)의 값을 변화시켜 풀다운 드라이버단을 통해서 흐르는 전류량을 조절하므로써, 접지전압(Vss)노드에서 발생하는 바운싱 현상을 억제시킨 데이터 출력 버퍼를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to check the state of the input data signal and then, at the time when the input data signal rises, the bulk voltage of the source of the pull-down driver stage through a negative pumping circuit. By changing the value of (Vsb) to adjust the amount of current flowing through the pull-down driver stage, to provide a data output buffer suppressing the bounce phenomenon occurring at the ground voltage (Vss) node.
상기 목적을 달성하기 위하여, 본 발명의 데이터 출력 버퍼는,In order to achieve the above object, the data output buffer of the present invention,
리드 데이터 신호의 전압레벨 상태에 의해, 출력 단자로 '로직하이' 데이터를 출력하는 풀업 드라이버단과 상기 출력 단자로 '로직로우' 데이터를 출력하는 풀다운 드라이버단을 구비한 데이터 출력 수단과,A data output means having a pull-up driver stage for outputting 'logic high' data to the output terminal and a pull-down driver stage for outputting 'logic low' data to the output terminal according to the voltage level of the read data signal;
상기 리드 데이터 신호를 입력하여 상기 리드 데이터 신호의 펄스전이시점으로부터 일정시간 지연된 펄스 신호를 발생하는 지연 수단과,Delay means for inputting the read data signal to generate a pulse signal delayed by a predetermined time from a pulse transition point of the read data signal;
상기 지연 수단의 출력 신호에 의해 상기 풀다운 드라이버단의 벌크 노드의 전압을 접지전압노드로 연결시켜 주는 스위칭 수단과,Switching means for connecting the voltage of the bulk node of the pull-down driver stage to the ground voltage node by the output signal of the delay means;
상기 지연 수단의 출력 신호에 의해 상기 풀다운 드라이버단의 벌크 노드로 네가티브 전압을 펌핑시켜 주는 네가티브 전압 펌핑 수단을 포함하여 구성된 것을 특징으로 한다.And a negative voltage pumping means for pumping a negative voltage to the bulk node of the pull-down driver stage by the output signal of the delay means.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 풀업 드라이버단은 P형 모스 트랜지스터이고, 상기 풀다운 드라이버단은 N형 모스 트랜지스터인 것을 특징으로 한다.In the data output buffer according to an embodiment of the present invention, the pull-up driver stage is a P-type MOS transistor, and the pull-down driver stage is an N-type MOS transistor.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 지연 수단은, 상기 리드 데이터 신호의 일정시간 지연 및 반전된 펄스 신호를 발생하는 홀수개의 인버터와, 상기 리드 데이터 신호 및 상기 홀수개의 인버터의 출력 신호를 입력하여 상기 리드 데이터 신호의 데이터전이시점으로부터 일정시간 지연되고 일정구간'하이' 논리 신호를 갖는 펄스 신호를 발생하는 논리 게이트로 구성된 것을 특징으로 한다.In the data output buffer according to the embodiment of the present invention, the delay means includes an odd number of inverters for generating a predetermined time delay of the read data signal and an inverted pulse signal, and outputs of the read data signal and the odd number of inverters. And a logic gate configured to input a signal to generate a pulse signal having a predetermined time delay from the data transition time point of the read data signal and having a 'high' logic signal for a predetermined period.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 논리 게이트는 낸드(NAND) 게이트인 것을 특징으로 한다.In the data output buffer according to an embodiment of the present invention, the logic gate is a NAND gate.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 스위칭 수단은 N형 모스 트랜지스터인 것을 특징으로 한다.In the data output buffer according to an embodiment of the present invention, the switching means is an N-type MOS transistor.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 네가티브 전압 펌핑 수단은 상기 지연 수단의 출력 신호를 입력하여 이 신호의 일정시간 지연된 신호를 발생하는 짝수개의 인버터와, 상기 짝수개의 인버터의 출력 신호를 드레인 및 소스로 공통 입력하고 상기 풀다운 드라이버단의 벌크 단자에 접속된 게이트를 통해 네가티브 전압을 발생하는 P형 모스 트랜지스터로 구성된 것을 특징으로 한다.In the data output buffer according to an embodiment of the present invention, the negative voltage pumping means inputs an output signal of the delaying means to generate an even number of inverters and a signal delayed for a predetermined time, and an output signal of the even number of inverters. Is commonly configured as a drain and a source, and is configured as a P-type MOS transistor for generating a negative voltage through a gate connected to the bulk terminal of the pull-down driver stage.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 입력 전압 레벨을 검출하여 기준 전압 이상일 경우에는 상기 스위칭 수단 및 네가티브 전압 펌핑 수단을 구동시키도록 상기 지연 수단으로 제어 신호를 발생하고, 검출한 전압 레벨이 기준 전압 이하일 경우에는 상기 스위칭 수단 및 네가티브 전압 펌핑 수단의 동작을 제어하도록 상기 지연 수단으로 제어 신호를 발생하는 전압 검출 수단을 추가로 구비한 것을 특징으로 한다.In the data output buffer according to the embodiment of the present invention, when the input voltage level is detected and is higher than the reference voltage, a control signal is generated by the delay means to drive the switching means and the negative voltage pumping means, and the detected voltage level In the case of the reference voltage or less, a voltage detecting means for generating a control signal to the delay means is further provided to control the operation of the switching means and the negative voltage pumping means.
본 발명의 실시예에 의한 데이터 출력 버퍼에 있어서, 상기 전압 검출 수단이 추가로 구성될 경우 상기 지연 수단은 상기 리드 데이터 신호와 상기 전압 검출수단의 출력 신호를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 입력하여 이 신호의 지연 및 반전된 신호를 출력하는 홀수개의 인버터와, 상기 낸드 게이트의 출력 신호와 상기 홀수개의 인버터의 출력 신호를 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력단에 접속된 인버터로 구성된 것을 특징으로 한다.In the data output buffer according to the embodiment of the present invention, when the voltage detecting means is further configured, the delay means includes a NAND gate which inputs the read data signal and an output signal of the voltage detecting means, and the NAND gate. An odd number of inverters for outputting a delayed and inverted signal of this signal by inputting an output signal of the NAND gate, a NOR gate for inputting an output signal of the NAND gate and an output signal of the odd number of inverters, and an output terminal of the Noah gate. It is characterized by consisting of a connected inverter.
도 1은 종래의 데이터 출력 버퍼의 회로도1 is a circuit diagram of a conventional data output buffer
도 2는 종래의 데이터 출력 버퍼에 의해 발생되는 그라운드 바운싱의 시뮬레이션 결과를 도시한 그래프도2 is a graph showing a simulation result of ground bounce generated by a conventional data output buffer;
도 3는 본 발명의 실시예에 의한 데이터 출력 버퍼의 회로도3 is a circuit diagram of a data output buffer according to an embodiment of the present invention.
도 4는 본 발명의 데이터 출력 버퍼에 의해 발생되는 그라운드 바운싱의 시뮬레이션 결과를 도시한 그래프도4 is a graph showing simulation results of ground bounce generated by the data output buffer of the present invention.
도 5는 본 발명의 다른 실시예에 의한 데이터 출력 버퍼의 회로도5 is a circuit diagram of a data output buffer according to another embodiment of the present invention.
도 6은 종래의 데이터 출력 버퍼와 본 발명의 데이터 출력 버퍼에서의 그라운드 바운싱 결과를 비교한 그래프로서,6 is a graph comparing ground bounce results of a conventional data output buffer and a data output buffer of the present invention.
도 6a는 종래의 데이터 출력 버퍼에 의한 3.7V 전압에서의 그라운드 바운싱 시뮬레이션 결과 그래프이고,6A is a graph of ground bouncing simulation results at 3.7 V voltage using a conventional data output buffer;
도 6b는 본 발명의 데이터 출력 버퍼에 의한 3.7V 전압에서의 그라운드 바운싱 시뮬레이션 결과 그래프이다.6B is a graph of ground bounce simulation results at 3.7V voltage by the data output buffer of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 데이터 출력 버퍼부 11, 21 : 지연 회로부10: data output buffer section 11, 21: delay circuit section
12 : 펌핑 회로부 20 : 전압 검출부12: pumping circuit section 20: voltage detection section
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 3은 본 발명에 의한 데이터 출력 버퍼의 회로도로서, 입력된 리드 데이터 신호(din)의 전압레벨 상태에 의해, 출력 단자(out)로 데이터 신호 '1(하이)'을 출력해 주는 풀업 드라이버단(P1)과 상기 출력 단자(out)로 데이터 신호 '0(로우)'을 출력해 주는 풀다운 드라이버단(N1)을 구비한 데이터 출력 버퍼부(10)와, 상기 리드 데이터 신호(din)를 입력하여 상기 리드 데이터 신호(din)의 펄스전이시점으로부터 일정시간 지연된 펄스 신호를 발생하는 지연 회로부(11)와, 상기 지연 회로부(11)의 출력 신호에 의해 상기 풀다운 드라이버단(N1)의 벌크 노드의 전압을 접지전압(Vss)노드로 연결시켜 주는 NMOS 트랜지스터로 된 스위칭 소자부(N4)와, 상기 지연 회로부(11)의 출력 신호에 의해 상기 풀다운 드라이버단(N1)의 벌크 노드로 네가티브 전압을 펌핑시켜 주는 네가티브 전압 펌핑 회로부(12)로 구성된다.3 is a circuit diagram of a data output buffer according to an embodiment of the present invention, in which a pull-up driver stage outputs a data signal '1 (high)' to an output terminal out according to a voltage level of an input read data signal din. A data output buffer unit 10 having a pull-down driver stage N1 for outputting a data signal '0 (low)' to P1 and the output terminal out, and the read data signal din is inputted. The delay circuit section 11 generates a pulse signal delayed by a predetermined time from the pulse transition time point of the read data signal din, and the bulk node of the pull-down driver terminal N1 is generated by the output signal of the delay circuit section 11. The negative voltage is pumped to the bulk node of the pull-down driver stage N1 by the switching element section N4 made of an NMOS transistor connecting the voltage to the ground voltage Vss node and the output signal of the delay circuit section 11. Negative It consists of the voltage pumping circuit (12).
상기 데이터 출력 버퍼부(10)는 도 1에 도시된 종래의 데이터 출력 버퍼부와그 구성 및 동작이 동일하다.The data output buffer unit 10 has the same configuration and operation as the conventional data output buffer unit shown in FIG. 1.
상기 지연 회로부(11)는 상기 리드 데이터 신호(din)의 일정시간 지연 및 반전된 펄스 신호를 발생하는 3개의 인버터(INV6∼INV8)와, 상기 리드 데이터 신호(din) 및 상기 인버터(INV8)의 출력 신호를 입력하여 상기 리드 데이터 신호(din)의 데이터전이시점으로부터 일정시간 지연되고 일정구간 '하이' 논리 신호를 갖는 펄스 신호를 발생하는 NAND 게이트(NAND2)로 구성된다.The delay circuit unit 11 includes three inverters INV6 to INV8 for generating a predetermined time delay of the read data signal din and an inverted pulse signal, the read data signals din and the inverter INV8. The NAND gate NAND2 is configured to input an output signal and generate a pulse signal that is delayed for a predetermined time from the data transition point of the read data signal din and has a 'high' logic signal for a predetermined period.
상기 네가티브 전압 펌핑 수단은, 상기 지연 회로부(11)의 출력 신호를 입력하여 이 신호의 일정시간 지연된 신호를 발생하는 4개의 인버터(INV9∼INV12)와, 상기 인버터(INV12)의 출력 신호를 드레인 및 소스로 공통 입력하고 상기 풀다운 드라이버단의 벌크 단자에 접속된 게이트를 통해 네가티브 전압을 발생하는 P형 모스 트랜지스터(P5)로 구성된다.The negative voltage pumping means drains the four inverters INV9 to INV12 and the output signals of the inverter INV12 which input the output signal of the delay circuit section 11 to generate a delayed signal of the signal. It is composed of a P-type MOS transistor P5 which is commonly input as a source and generates a negative voltage through a gate connected to the bulk terminal of the pull-down driver stage.
상기 구성에 의한 본 발명의 데이터 출력 버퍼의 동작을 도 4에 도시된 그래프를 참조하여 설명한다.The operation of the data output buffer of the present invention having the above configuration will be described with reference to the graph shown in FIG.
리드 데이터 신호(din)가 라이징(rising) 이외의 상태(즉, 폴링(falling) 또는 '로우'나 '하이'를 유지하고 있는 상태)에서는 상기 지연 회로부(11)의 출력 노드(Nd8)는 '로직하이(5.7V)'를 유지한다. 이때, NMOS 트랜지스터(N4)는 턴온되어 풀다운 드라이버단(N1)의 벌크 전압에 접속된 노드(Nd10)는 '로직로우(0V)' 상태가 된다. 이에 의해 데이터 출력 버퍼부(10)의 풀다운 드라이버단(N1)의 소스 벌크 전압(Vsb)은 '로직로우(0V)'가 되어 정상적인 NMOS 트랜지스터의 역할을 한다.When the read data signal din is in a state other than rising (that is, falling or holding 'low' or 'high'), the output node Nd8 of the delay circuit unit 11 is' Keep logic high (5.7V) '. At this time, the NMOS transistor N4 is turned on so that the node Nd10 connected to the bulk voltage of the pull-down driver terminal N1 is in a logic low (0V) state. As a result, the source bulk voltage Vsb of the pull-down driver terminal N1 of the data output buffer unit 10 becomes 'logic low (0V)', thereby serving as a normal NMOS transistor.
한편, 리드 데이터 신호(din)가 라이징 시작하는 시점에서는 상기 지연 회로부(11)의 출력 노드(Nd8)는 '로직로우(0V)'로 폴링(falling)하게 되고 이에 따라 NMOS 트랜지스터(N4)는 턴 오프된다.On the other hand, when the read data signal din starts to rise, the output node Nd8 of the delay circuit unit 11 falls to 'logic low (0V)' and thus the NMOS transistor N4 is turned on. Is off.
또한, 네가티브 전압 펌핑 회로부(12)의 노드(Nd9)는 상기 지연 회로부(11)의 출력 노드(Nd8)에 의해 '로직하이(5.7V)에서 '로직로우(0V)'로 폴링하면서 PMOS 트랜지스터(P5)가 전하 펌핑 작용을 하게되어 '로직로우(0V)'로 유지되어있던 노드(Nd10)가 네가티브 전압(-5V)을 가지게 된다.In addition, the node Nd9 of the negative voltage pumping circuit unit 12 is polled from the logic high (5.7V) to the logic low (0V) by the output node Nd8 of the delay circuit unit 11. The charge pumping action of P5 causes the node Nd10 held at the logic low (0V) to have a negative voltage (-5V).
상기 노드(Nd10)는 데이터 출력 버퍼부(10)의 풀다운 드라이버단(N1)의 소스 벌크 전압을 네가티브 전압으로 만들게 되고, 이로 인해 상기 풀다운 드라이버단(N1)의 문턱전압(Vt)이 증가하게되어 풀다운 드라이버단(N1)을 통해 흐르는 전류(ids)가 과도하게 흐르는 것을 억제한다. 이로 인해 접지전압(Vss)노드에서 발생되는 바운싱 현상이 억제된다.The node Nd10 causes the source bulk voltage of the pull-down driver stage N1 of the data output buffer unit 10 to be a negative voltage, thereby increasing the threshold voltage Vt of the pull-down driver stage N1. The excessive flow of current ids flowing through the pull-down driver stage N1 is suppressed. This suppresses bouncing at the ground voltage (Vss) node.
상기 동작을 마친 후, 상기 지연 회로부(11)의 인버터(INV6∼INV8)와 NAND 게이트(NAND2)를 통하여 약 5ns 정도 후에 자동적으로 노드(Nd8)가 다시 '로직하이(5.7V)'로 복귀한다.After the above operation, the node Nd8 automatically returns to logic high (5.7V) after about 5 ns through the inverters INV6 to INV8 and the NAND gate NAND2 of the delay circuit unit 11. .
상기 노드(Nd8)가 '로직하이(5.7V)'로 복귀되면서 데이터 출력 버퍼부(10)의 풀다운 드라이버단(N1)은 소스 벌크 전압(Vsb)이 '로직로우(0V)'인 정상적인 역할을 수행한다.As the node Nd8 returns to 'logic high (5.7V)', the pull-down driver terminal N1 of the data output buffer unit 10 plays a normal role in which the source bulk voltage Vsb is 'logic low (0V)'. Perform.
종래의 데이터 출력 버퍼에 의한 시뮬레이션 결과에 의하면 출력 데이터 신호(dout)의 기준전압레벨(1.5V)에서 24.2ns 이고, 본 발명의 데이터 출력 버퍼에 의한 시뮬레이션 결과에 의하면 기준전압레벨(1.5V)에서 24.4ns 가 측정되었다.According to a simulation result of the conventional data output buffer, the output data signal dout is 24.2 ns at the reference voltage level (1.5 V), and according to the simulation result of the data output buffer of the present invention, the reference voltage level is 1.5 V. 24.4 ns was measured.
따라서, 본 발명은 출력 데이터 신호(dout)의 시간적 손실을 최대한 줄이면서 접지전압(Vss)노드에서 발생하는 바운싱 현상을 억제시킬 수 있다.Accordingly, the present invention can suppress bouncing occurring at the ground voltage Vss node while minimizing the time loss of the output data signal dout.
도 5는 본 발명의 다른 실시예에 의한 데이터 출력 버퍼의 회로도로서, 와이드(wide) 전압용 출력 버퍼로 동작 가능하다.5 is a circuit diagram of a data output buffer according to another embodiment of the present invention, and is operable as an output buffer for a wide voltage.
도 5에 도시된 바와 같이, 본 발명의 다른 데이터 출력 버퍼는, 도 3에 도시된 본 발명의 데이터 출력 버퍼의 구성에 전압 검출부(20)를 추가로 구성한 것이다. 그리고, 상기 전압 검출부(20)의 출력 신호를 입력으로 하는 지연 회로부(21)의 구성이 도 3에 도시된 지연 회로부(11)의 구성과 다르게 구현하였다.As shown in FIG. 5, the other data output buffer of the present invention further includes a voltage detector 20 in addition to the data output buffer of the present invention shown in FIG. 3. In addition, the configuration of the delay circuit unit 21 for inputting the output signal of the voltage detector 20 is different from that of the delay circuit unit 11 shown in FIG. 3.
상기 전압 검출부(20)는 입력 전압 레벨을 검출하여 기준 전압 이상일 경우에는 상기 스위칭 소자부(N4) 및 네가티브 전압 펌핑 회로부(12)를 구동시키도록 상기 지연 회로부(21)로 제어 신호를 발생하고, 검출한 전압 레벨이 기준 전압 이하일 경우에는 상기 스위칭 소자부(N4) 및 네가티브 전압 펌핑 회로부(12)의 동작을 제어하도록 상기 지연 회로부(21)로 제어 신호를 발생한다.The voltage detector 20 detects an input voltage level and generates a control signal to the delay circuit unit 21 to drive the switching element unit N4 and the negative voltage pumping circuit unit 12 when the input voltage level is higher than or equal to the reference voltage. When the detected voltage level is less than or equal to the reference voltage, a control signal is generated to the delay circuit section 21 to control the operation of the switching element section N4 and the negative voltage pumping circuit section 12.
상기 지연 회로부(21)는 상기 리드 데이터 신호(din)와 상기 전압 검출 회로부(20)의 출력 신호를 입력으로 하는 낸드 게이트(NAND3)와, 상기 낸드 게이트(NAND3)의 출력 신호를 입력하여 이 신호의 지연 및 반전된 신호를 출력하는 3개의 인버터(INV13∼INV15)와, 상기 낸드 게이트(NAND3)의 출력 신호와 상기 인버터(INV15)의 출력 신호를 입력으로 하는 노아 게이트(NOR2)와, 상기 노아 게이트(NOR2)의 출력단에 접속된 인버터(INV16)로 구성된다.The delay circuit section 21 inputs the NAND gate NAND3 to which the read data signal din and the output signal of the voltage detection circuit section 20 are input, and the output signal of the NAND gate NAND3 to input the signal. Three inverters INV13 to INV15 for outputting the delayed and inverted signals of NAND, a NOR gate NOR2 for inputting an output signal of the NAND gate NAND3 and an output signal of the inverter INV15, and the noah It consists of an inverter INV16 connected to the output terminal of the gate NOR2.
일반적으로, 3.7V의 입력 전압에서는 접지전압(Vss)노드에서 바운싱 현상이일어나지 않으므로, 입력전압의 크기를 감지하는 전압 검출부(20)를 첨가하여, 5.7V의 전압에서는 접지전압노드 바운싱 억제회로가 동작하도록 하고, 3.7V 전압에서는 정상적인 데이터 출력 버퍼부(10)만 동작하도록 하였다.In general, since the bouncing phenomenon does not occur at the ground voltage (Vss) node at an input voltage of 3.7 V, a voltage detector 20 for detecting the magnitude of the input voltage is added. In operation, only the normal data output buffer unit 10 is operated at the 3.7V voltage.
상기 전압 검출부(20)의 출력 신호(Vref)가 '로직하이'일 경우에는 5.7V 전압용이고, '로직로우'일 경우에는 3.7V 전압용임이 감지되어 와이드 전압용 데이터 출력 버퍼를 동작시키게 된다.When the output signal Vref of the voltage detector 20 is 'logic high', it is sensed that it is for 5.7V voltage, and when it is 'logic low', it is sensed for 3.7V voltage to operate the wide voltage data output buffer. .
도 6은 종래의 데이터 출력 버퍼와 본 발명의 데이터 출력 버퍼에서의 그라운드 바운싱 결과를 비교한 그래프로서, 도 6a는 종래의 데이터 출력 버퍼에 의한 3.7V 전압에서의 그라운드 바운싱 시뮬레이션 결과 그래프이고, 도 6b는 본 발명의 데이터 출력 버퍼에 의한 3.7V 전압에서의 그라운드 바운싱 시뮬레이션 결과 그래프이다.FIG. 6 is a graph comparing ground bounce results in a conventional data output buffer and a data output buffer of the present invention. FIG. 6A is a graph of ground bounce simulation results at a voltage of 3.7 V by a conventional data output buffer. Is a graph of ground bounce simulation results at 3.7V voltage by the data output buffer of the present invention.
종래의 3V 전압용 데이터 출력 버퍼에 의한 시뮬레이션 결과 기준전압 레벨(1.5V)에서 23.3ns이고, 와이드 전압용 데이터 출력 버퍼를 사용하여 시뮬레이션한 결과 기준전압 레벨(1.5V)에서 23.3ns 로 시간적 손실없이 동작함을 볼수 있다.Simulation results using the conventional data output buffer for 3V voltage are 23.3ns at the reference voltage level (1.5V), and simulation results using the data output buffer for wide voltage are 23.3ns at the reference voltage level (1.5V) without time loss. You can see it works.
상기 구성에 의한 본 발명의 데이터 출력 버퍼는 램버스(Rambus) 디램, 싱크(Synclink) 디램, 싱크로노스 디램, 디디알(DDR) 디램 등과 같이 메모리 코어와 인터페이스가 분리되어 있는 디램에 사용할 수 있다.According to the above configuration, the data output buffer of the present invention can be used for a DRAM in which a memory core and an interface are separated, such as a Rambus DRAM, a Synclink DRAM, a Synchronous DRAM, and a DRAM DRAM.
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 버퍼에 의하면, 입력 데이터 신호 상태를 확인한 후 입력 데이터 신호가 라이징하는 시점에 네가티브 펌핑 회로를 통하여 풀다운 드라이버단의 소스의 벌크 전압(Vsb)의 값을 변화시켜 풀다운 드라이버단을 통해서 흐르는 전류량을 조절하므로써, 접지전압(Vss)노드에서 발생하는 바운싱 현상을 억제시킬 수 있다.As described above, according to the data output buffer of the present invention, after checking the state of the input data signal, the value of the bulk voltage Vsb of the source of the pull-down driver stage is changed through the negative pumping circuit at the time when the input data signal rises. By adjusting the amount of current flowing through the pull-down driver stage, it is possible to suppress the bouncing phenomenon occurring at the ground voltage (Vss) node.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (8)
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