KR20020002121A - Apparatus for data enciphering in switching system - Google Patents

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KR20020002121A KR1020000036578A KR20000036578A KR20020002121A KR 20020002121 A KR20020002121 A KR 20020002121A KR 1020000036578 A KR1020000036578 A KR 1020000036578A KR 20000036578 A KR20000036578 A KR 20000036578A KR 20020002121 A KR20020002121 A KR 20020002121A
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Abstract

PURPOSE: A data coding apparatus of an exchange is provided to improve a data coding process rate by processing a G function among a 128 bit block coding algorithm used as a data coding algorithm by hardware. CONSTITUTION: A physical layer(100) is connected to a real network. A network processor(200) converts a data received from the physical layer(100) into a data of a data link layer and a network layer. A data coding processor(300) processes a G function among a 128 bit block coding algorithm used for coding the data received from the network processor(200) by hardware. The data coding processor includes a 32 bit register, an S function pre-processor, and an S function post-processor. The 32 bit register maintains a state of an input data and transmits an input data as an output data according to an input state of a latch enable signal. The S function pre-processor receives the 32 bit output data from the 32 bit register and linearly substitutes it by one-to-one by hardware. The S function post-processor receives the data which has been linearly substituted by the S function pre-processor, processes the G function by hardware and outputs the final value of the G function. The S function post-processor is implemented as a hardware chip by using a VHDL.

Description

교환기의 데이터 암호화 장치{Apparatus for data enciphering in switching system}Apparatus for data enciphering in switching system

본 발명은 교환기의 데이터 암호화 장치에 관한 것으로서, 특히 데이터의 암호화 알고리즘으로 사용할 수 있는 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리함으로써, 데이터 암호화 처리 속도를 향상시킬 수 있도록 하는 교환기의 데이터 암호화 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for encrypting data in a switch, and in particular, a 128-bit block encryption algorithm that can be used as an encryption algorithm for data. Relates to a device.

일반적으로 교환기에서는 정보 보호를 위해 망에 존재하는 데이터를 암호화하는 데, 도 1은 종래 교환기의 데이터 암호화 장치를 나타내는 도이다.In general, the exchange encrypts data existing in the network for information protection. FIG. 1 is a diagram illustrating a data encryption apparatus of a conventional exchange.

도 1에 도시하는 바와 같이, 종래 교환기의 데이터 암호화 장치는 망에 접속되는 물리 계층부(10)와, 물리 계층부(10)로부터 전달받은 데이터를 데이터 링크 계층과 망 계층의 데이터로 변환하는 망 처리부(20)와, 실제 암호화 알고리즘 소프트웨어가 탑재되어 암호화를 수행하는 CPU(30)와, CPU(30)의 동작 공간으로 사용되는 메모리부(40)를 구비하여 이루어진다.As shown in FIG. 1, a data encryption apparatus of a conventional switch network includes a physical layer unit 10 connected to a network and a network for converting data received from the physical layer unit 10 into data of a data link layer and a network layer. And a processing unit 20, a CPU 30 on which actual encryption algorithm software is mounted to perform encryption, and a memory unit 40 used as an operating space of the CPU 30.

전술한 바와 같이, 망에 존재하는 데이터를 암호화하기 위해서 물리계층부(10)와 망 처리부(20)를 이용하여 망으로부터 데이터를 메모리부(40)로 가져오고, CPU(30)에서는 메모리부(40)로 가져온 데이터를 데이터의 암호화 알고리즘으로 사용할 수 있는 128 비트 블록 암호화 알고리즘을 이용하여 암호화한다.As described above, in order to encrypt data existing in the network, data is imported from the network to the memory unit 40 using the physical layer unit 10 and the network processing unit 20, and the CPU 30 stores the memory unit ( 40) is encrypted using a 128-bit block encryption algorithm that can be used as the encryption algorithm of the data.

여기서, CPU(30)에 탑재되어 있는 128 비트 블록 암호화 알고리즘 중에서 암호화를 위한 G함수는 수학식 1과 같이 표현되어 지고, 소프트웨어적으로 처리되어 진다.Here, among the 128-bit block encryption algorithms mounted on the CPU 30, the G function for encryption is expressed as in Equation 1 and processed in software.

이상에서 살펴본 바와 같이, 종래 교환기에서는 데이터를 암호화하기 위해서 데이터를 CPU(30)가 처리할 수 있는 메모리부(40)까지 이동시켜야 하고, 암호화를 위한 G함수를 소프트웨어적으로 처리하기 때문에 고속 대용량의 데이터를 처리하고자 하는 경우에는 데이터 처리가 원활히 이루어지지 않는 문제점이 있다.As described above, in the conventional exchange, data must be moved to the memory unit 40 that the CPU 30 can process in order to encrypt the data, and since the G function for encryption is processed in software, If the data is to be processed, there is a problem that the data is not processed smoothly.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 데이터의 암호화 알고리즘으로 사용할 수 있는 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리함으로써, 데이터의 암호화 처리 속도를 향상시킬 수 있도록 하는 교환기의 데이터 암호화 장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and the hardware of the 128-bit block encryption algorithm that can be used as the encryption algorithm of the G function by the hardware of the exchange, which can improve the encryption processing speed of the data It is an object to provide a data encryption device.

도 1은 종래 교환기의 데이터 암호화 장치를 나타내는 도.1 is a diagram showing a data encryption device of a conventional exchange.

도 2는 본 발명에 따른 교환기의 데이터 암호화 장치를 나타내는 도.2 shows a data encryption apparatus of a switch according to the present invention.

도 3은 도 2의 데이터 암호화 처리부의 구성을 나타내는 도.3 is a diagram illustrating a configuration of a data encryption processing unit of FIG. 2.

도 4는 도 3의 32비트 레지스터를 나타내는 도.4 illustrates the 32-bit register of FIG.

도 5는 도 3의 S함수 선처리부를 나타내는 도.5 is a diagram illustrating an S function line processor of FIG. 3;

도 6a 내지 도 6f은 VHDL를 이용하여 S1 처리부를 하드웨어 칩화한 소스 코드를 나타내는 도.6A to 6F illustrate source codes obtained by hardware chipping an S1 processor using VHDL.

도 7a 내지 도 7f는 VHDL를 이용하여 S2 처리부를 하드웨어 칩화한 소스 코드를 나타내는 도.7A to 7F illustrate source codes obtained by hardware chipping an S2 processor using VHDL.

도 8은 도 3의 S함수 후처리부를 나타내는 도.8 is a diagram illustrating an S function post-processing unit of FIG. 3.

도 9는 VHDL를 이용하여 S함수 후처리부를 하드웨어 칩화한 소스 코드를 나타내는 도.FIG. 9 is a diagram illustrating source code of hardware chipping an S-function post-processing unit using VHDL. FIG.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

100. 물리 게층부, 200. 망 처리부,100. physical layer, 200. network processing unit,

300. 데이터 암호화 처리부, 310. 32비트 레지스터,300. Data encryption processing section 310. 32-bit register,

320. S함수 선처리부, 323. S1 처리부,320. S function preprocessing unit, 323. S1 processing unit,

325. S2 처리부, 330. S함수 후처리부325. S2 processing unit, 330. S function post-processing unit

전술한 목적을 달성하기 위한 본 발명의 교환기의 데이터 암호화 장치는, 실제 망에 접속되는 물리 계층부로부터 전달받은 데이터를 데이터 링크 계층과 망 계층의 데이터로 변환하는 망 처리부와; 상기 망 처리부로부터 인가받은 데이터를 암호화하는 데 사용 가능한 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리하는 데이터 암호화 처리부를 구비하여 이루어진다.In order to achieve the above object, a data encryption apparatus of an exchange of the present invention includes a network processing unit for converting data received from a physical layer unit connected to an actual network into data of a data link layer and a network layer; And a data encryption processing unit for hardware processing the G function among the 128-bit block encryption algorithms that can be used to encrypt data authorized from the network processing unit.

여기서, 상기 데이터 암호화 처리부는, 래치 인에이블 신호의 입력 상태에 따라 입력 데이터를 출력 데이터로 전달하여 입력 데이터의 상태를 유지시켜 주는 레지스터와; 상기 레지스터에서 출력되는 데이터를 입력받아 하드웨어적으로 일대일 선형 치환하는 S함수 선처리부와; 상기 S함수 선처리부에서 선형 치환된 데이터를 입력받아 G함수를 하드웨어적으로 처리하여 G함수의 최종 값을 출력하는 S함수 후처리부를 구비하여 이루어지는 것을 특징으로 한다.The data encryption processing unit may include: a register configured to transfer the input data to the output data according to the input state of the latch enable signal to maintain the state of the input data; An S function preprocessor configured to receive data output from the register and perform one-to-one linear substitution in hardware; The S function pre-processing unit receives linearly substituted data, and processes the G function by hardware, and comprises an S function post-processing unit outputting the final value of the G function.

그리고, 상기 S함수 선처리부는, 상기 레지스터로부터 소정 비트씩 번갈아 가면서 입력받은 데이터를 미리 설정된 값으로 변환하여 출력하는 적어도 두 개 이상의 S 처리부를 구비하여 이루어지는 것을 특징으로 한다.The S function preprocessing unit may include at least two S processing units converting the input data alternately by a predetermined bit from the register into a preset value and outputting the predetermined value.

이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 교환기의 데이터 암호화 장치에 대해서 상세하게 설명한다.Hereinafter, a data encryption apparatus of an exchange according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 교환기의 데이터 암호화 장치를 나타내는 도로, 본 발명에 따른 교환기의 데이터 암호화 장치는 실제 망에 접속되는 물리 계층부(100)와, 물리 계층부(100)로부터 전달받은 데이터를 데이터 링크 계층과 망 계층의 데이터로 변환하는 망 처리부(200)와, 망 처리부(200)로부터 인가받은 데이터를 암호화하는 데 사용 가능한 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리하는 데이터 암호화 처리부(300)를 구비하여 이루어진다.2 is a road showing a data encryption device of a switch according to the present invention, the data encryption device of the switch according to the present invention is a physical layer unit 100 connected to the actual network and the data received from the physical layer unit 100 A network processing unit 200 for converting data of the data link layer and the network layer, and a data encryption processing unit for hardware processing the G function among the 128-bit block encryption algorithms that can be used to encrypt data received from the network processing unit 200. 300 is provided.

전술한 바와 같이, 데이터 암호화 처리부(300)는 데이터를 암호화할 때 사용 가능한 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리하는 데, 도 3은 도 2의 데이터 암호화 처리부(300)의 구성을 나타내는 도이다.As described above, the data encryption processing unit 300 hardware-processes the G function among the 128-bit block encryption algorithms that can be used to encrypt data. FIG. 3 illustrates a configuration of the data encryption processing unit 300 of FIG. It is a figure which shows.

도 3에 도시하는 바와 같이, 데이터 암호화 처리부(300)는 32비트 레지스터(310)와, S함수 선처리부(320)와, S함수 후처리부(330)를 구비하여 이루어진다.As shown in FIG. 3, the data encryption processing unit 300 includes a 32-bit register 310, an S function preprocessing unit 320, and an S function post processing unit 330.

이와 같은 구성에 있어서, 32비트 레지스터(310)는 입력 데이터의 상태를 유지시켜 주기 위한 부분으로, 도 4에 도시하는 바와 같이, 래치 인에이블 신호(Latch Enable;LE_EN)의 입력 상태에 따라 입력 데이터를 출력 데이터로 전달한다.In such a configuration, the 32-bit register 310 is a part for maintaining the state of the input data, and as shown in FIG. 4, the input data according to the input state of the latch enable signal (LE_EN). Pass as output data.

표 1에서는 32비트 레지스터(310)가 래치 인에이블 신호(LE_EN)에 따라 출력하는 데이터를 나타내는 데, 레치 인에이블 신호(LE_EN)로 사용되는 클럭 펄스가 상승하는 시각에 입력 데이터가 입력되고, 다음 클럭 펄스까지 그 이후의 입력에 관계없이 출력이 보존된다.Table 1 shows data output from the 32-bit register 310 according to the latch enable signal LE_EN. Input data is input at the time when the clock pulse used as the latch enable signal LE_EN rises. The output is preserved regardless of the input after that until the clock pulse.

래치 인에이블 신호(LE_EN)Latch Enable Signal (LE_EN) 출력 데이터Output data 클럭 펄스 상승 시(Rising Edge)Rising Edge 입력 데이터Input data 그외 나머지 상태All other states 이전 상태 값 유지Keep old status value

한편, S함수 선처리부(320)는 32비트 레지스터(310)에서 출력되는 32비트 출력 데이터를 입력받아 하드웨어적으로 일대일 선형 치환하는 데, 도 5에 도시하는 바와 같이, S1 처리부(323)와 S2 처리부(325)가 32비트 레지스터(310)에서 출력되는 32비트 출력 데이터를 8비트씩 번갈아 가면서 입력받아 일대일 선형 치환한다.Meanwhile, the S function preprocessing unit 320 receives 32-bit output data output from the 32-bit register 310 and performs one-to-one linear substitution in hardware. As shown in FIG. 5, the S1 processing unit 323 and S2 The processor 325 receives 32-bit output data output from the 32-bit register 310 alternately by 8 bits, and linearly replaces one-to-one.

즉, S1 처리부(323)에서 먼저 데이터 8비트(비트 7~0)를 입력받아 일대일 선형 치환하여 출력하고, S2 처리부(325)에서 다음 데이터 8비트(비트 15~8)를 입력받아 일대일 선형 치환하여 출력하고, 다시 S1 처리부(323)에서 다음 데이터 8비트(비트 23~16)를 입력받아 일대일 선형 치환하여 출력하고, 다시 S2 처리부(325)에서 다음 데이터 8비트(비트 31~24)를 입력받아 일대일 선형 치환하여 출력한다.That is, the S1 processor 323 receives the data 8 bits (bits 7 to 0) first and linearly replaces the data, and the S2 processor 325 receives the next data 8 bits (bits 15 to 8) and replaces the data one-to-one linearly. And then output the next data 8 bits (bits 23 to 16) from the S1 processing unit 323 and perform one-to-one linear substitution and output the next data 8 bits (bits 31 to 24) from the S2 processing unit 325. It takes a one-to-one linear substitution and outputs it.

전술한 바와 같이, S1 처리부(323)는 128비트 블록 암호화 알고리즘 중에서 S1 처리부(323)에 인가되는 데이터를 하드웨어적으로 일대일 선형 치환시키는 부분으로, 초고속 집적 회로 하드웨어 기술 언어(VHSIC Hardware Description Language;이하, VHDL이라 한다)를 이용하여 하드웨어 칩(chip)으로 구현된다.As described above, the S1 processing unit 323 is a one-to-one linear replacement of data applied to the S1 processing unit 323 in hardware among the 128-bit block encryption algorithms. The high speed integrated circuit hardware description language (VHSIC Hardware Description Language; It is implemented as a hardware chip using a VHDL.

도 6a 내지 도 6f은 VHDL를 이용하여 S1 처리부(323)를 하드웨어 칩(chip)화한 소스 코드를 나타내는 도로, 32비트 레지스터(310)로부터 입력받은 데이터(비트 7~0 또는 비트 23~16)를 미리 정해진 값으로 변환하여 출력한다. 예를 들어, 입력데이터가 '00000000'이면, 입력 데이터를 미리 정해진 값 '10101001'으로 변환하여 출력한다.6A to 6F are diagrams illustrating source codes obtained by hardware chipping the S1 processor 323 using VHDL, and show data (bits 7 to 0 or bits 23 to 16) received from the 32-bit register 310. The output is converted to a predetermined value. For example, if the input data is '00000000', the input data is converted into a predetermined value '10101001' and output.

또한, S2 처리부(325)는 128비트 블록 암호화 알고리즘 중에서 S2 처리부(325)에 인가되는 데이터를 하드웨어적으로 일대일 선형 치환시키는 부분으로, VHDL를 이용하여 하드웨어 칩(chip)으로 구현된다.In addition, the S2 processor 325 is a part that performs one-to-one linear replacement of data applied to the S2 processor 325 in hardware among the 128-bit block encryption algorithms, and is implemented as a hardware chip using VHDL.

도 7a 내지 도 7f는 VHDL을 이용하여 S2 처리부(325)를 하드웨어 칩(chip)화한 소스 코드를 나타내는 도로, 32비트 레지스터(310)로부터 입력받은 데이터(비트 15~8 또는 비트 31~24)를 미리 정해진 값으로 변환하여 출력한다. 예를 들어, 입력 데이터가 '00000000'이면, 입력 데이터를 미리 정해진 값 '00111000'으로 변환하여 출력한다.7A to 7F are diagrams showing source codes obtained by hardware chipping the S2 processor 325 using VHDL, and show data (bits 15 to 8 or bits 31 to 24) received from the 32-bit register 310. The output is converted to a predetermined value. For example, if the input data is '00000000', the input data is converted into a predetermined value '00111000' and output.

한편, S함수 후처리부(330)는 도 8에 도시하는 바와 같이, S함수 선처리부(320)에서 선형 치환을 마친 데이터를 입력받아 G함수를 하드웨어적으로 처리하여 G함수의 최종 값을 출력하는 부분으로, VHDL를 이용하여 하드웨어 칩(chip)으로 구현된다.Meanwhile, as shown in FIG. 8, the S function post-processing unit 330 receives data after linear substitution from the S function preprocessing unit 320 to process the G function in hardware and output the final value of the G function. In part, it is implemented as a hardware chip using VHDL.

도 9는 VHDL을 이용하여 S함수 후처리부(330)를 하드웨어 칩(chip)화한 소스 코드를 나타내는 도로, S함수 선처리부(320)의 S1 처리부(323)와 S2 처리부(325)로부터 번갈아 가면서 입력받은 데이터를 이용하여 G함수를 하드웨어적으로 처리하여 G함수의 최종 값을 출력하는 데, S함수 후처리부(330)에서 S함수 선처리부(320)로부터 입력받은 데이터를 이용하여 G함수를 하드웨어적으로 처리하는 과정은 수학식 1과 동일하다.9 is a road showing a source code obtained by hardware chipping the S-function post-processing unit 330 using VHDL. The G function is processed in hardware using the received data to output the final value of the G function. The S function post-processor 330 uses the data input from the S function preprocessor 320 to convert the G function into hardware. Process of processing is the same as the equation (1).

본 발명의 교환기의 데이터 암호화 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수 있다.The data encryption apparatus of the exchange of the present invention is not limited to the above-described embodiment, and can be implemented in various modifications within the range allowed by the technical idea of the present invention.

이상에서 설명한 바와 같은 본 발명의 교환기의 데이터 암호화 장치에 따르면, 데이터의 암호화 알고리즘으로 사용할 수 있는 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리함으로써, 데이터의 암호화 처리 속도를 향상시킬 수 있는 효과가 있다.According to the data encryption device of the exchange of the present invention as described above, by processing the G function in hardware among the 128-bit block encryption algorithm that can be used as the encryption algorithm of the data, it is possible to improve the data encryption processing speed There is.

Claims (3)

실제 망에 접속되는 물리 계층부로부터 전달받은 데이터를 데이터 링크 계층과 망 계층의 데이터로 변환하는 망 처리부와;A network processor for converting data received from a physical layer connected to an actual network into data of a data link layer and a network layer; 상기 망 처리부로부터 인가받은 데이터를 암호화하는 데 사용 가능한 128비트 블록 암호화 알고리즘 중에서 G함수를 하드웨어적으로 처리하는 데이터 암호화 처리부를 구비하여 이루어지는 교환기의 데이터 암호화 장치.And a data encryption processing unit for hardware processing a G function among the 128-bit block encryption algorithms that can be used to encrypt data authorized from the network processing unit. 제 1항에 있어서, 상기 데이터 암호화 처리부는,The method of claim 1, wherein the data encryption processing unit, 래치 인에이블 신호의 입력 상태에 따라 입력 데이터를 출력 데이터로 전달하여 입력 데이터의 상태를 유지시켜 주는 레지스터와;A register configured to transfer the input data to the output data according to the input state of the latch enable signal to maintain the state of the input data; 상기 레지스터에서 출력되는 데이터를 입력받아 하드웨어적으로 일대일 선형 치환하는 S함수 선처리부와;An S function preprocessor configured to receive data output from the register and perform one-to-one linear substitution in hardware; 상기 S함수 선처리부에서 선형 치환된 데이터를 입력받아 G함수를 하드웨어적으로 처리하여 G함수의 최종 값을 출력하는 S함수 후처리부를 구비하여 이루어지는 것을 특징으로 하는 교환기의 데이터 암호화 장치.And an S function post-processing unit for receiving the linearly substituted data from the S function preprocessing unit and processing the G function in hardware to output the final value of the G function. 제 2항에 있어서, 상기 S함수 선처리부는,The method of claim 2, wherein the S function line processing unit, 상기 레지스터로부터 소정 비트씩 번갈아 가면서 입력받은 데이터를 미리 설정된 값으로 변환하여 출력하는 적어도 두 개 이상의 S 처리부를 구비하여 이루어지는 것을 특징으로 하는 교환기의 데이터 암호화 장치.And at least two or more S processing units for converting the data received from the register by a predetermined bit alternately into a predetermined value and outputting the same.
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* Cited by examiner, † Cited by third party
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KR100708543B1 (en) * 2005-02-04 2007-04-18 주식회사 유비와이브로 Telephone encryptor for connecting switch board and control method thereof

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