KR20020000323A - A method for formation of cylindrical capacitors of semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로 더욱 상세하게는 실린더형 하부전극을 갖는 반도체 장치의 커패시터의 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device having a cylindrical lower electrode.
메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 디램(DRAM, Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 만든다. 따라서, 반도체 메모리 장치의 고집적화를 위해서 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.The decrease in cell capacitance as the area of memory cells decreases is a serious obstacle to increasing the density of dynamic random access memory (DRAM). This reduction in cell capacitance not only degrades the readability of the memory cell, increases the soft error rate, but also makes device operation difficult at low voltages. Therefore, the reduction of the cell capacitance is a problem that must be solved for high integration of a semiconductor memory device.
최근에는 커패시터의 전극 면적을 증가 시키기 위하여 3차원적 구조의 전극을 갖는 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다. 예를 들면, 스토리지 전극을 스택형 구조로 하는 방법이 채택되고 있다. 상기 스택형 구조의 종류로는 이중 스택구조, 핀(fin) 구조, 실린더형 구조, 스프레드 스택(spread stack) 구조 및 박스형 구조 등이 있다.Recently, in order to increase the electrode area of a capacitor, a capacitor having an electrode having a three-dimensional structure has been proposed to increase the cell capacitance. For example, the method of making a storage electrode into a stacked structure is adopted. Types of the stacked structure include a double stack structure, a fin structure, a cylindrical structure, a spread stack structure and a box structure.
상기의 각 구조 중 실린더형 전극 구조는 하부 전극의 내부 뿐 아니라 그 외곽까지 유효 커패시터 영역으로 이용할 수 있기 때문에 고집적 메모리 셀에 적합한 구조로 채택되고 있다. 그러나 상기 실린더형 커패시터를 형성하는 데에는 공정상 몇가지 문제점이 있다.Among the structures described above, the cylindrical electrode structure has been adopted as a structure suitable for a highly integrated memory cell because it can be used as an effective capacitor region not only inside the lower electrode but also outside thereof. However, there are some problems in the process of forming the cylindrical capacitor.
도 1은 실린더형 전극 구조를 갖는 커패시터의 한 예로 실린더형 하부 전극의 내부만 커패시턴스를 갖는 커패시터의 구조를 도시하고 있다. 이러한 커패시터를 컨케이브(concave)형 커패시터라고도 한다.FIG. 1 illustrates a structure of a capacitor having a capacitance only inside the cylindrical lower electrode as an example of a capacitor having a cylindrical electrode structure. Such capacitors are also called concave capacitors.
상기 컨케이브형 커패시터의 경우에는 커패시터 형성 후 배선과 전기적으로 연결하기 위한 콘택홀을 형성하는 과정에서 문제가 발생한다. 도 1에 도시된 바와 같이 예컨대, 층간절연막(107)으로부터 커패시터의 상부 전극(106)과 반도체 기판(100)의 활성영역(111)에 이르는 콘택홀(112,113)을 형성하는 경우 각 콘택홀의 깊이 차이(114)으로 인해 양 콘택홀을 동시에 형성할 경우, 상부 전극(106)에 연결되는 콘택홀(112)이 상부전극을 관통하는 문제가 발생할 수 있다.In the case of the concave capacitor, a problem occurs in the process of forming a contact hole for electrically connecting the wiring after the capacitor is formed. As shown in FIG. 1, for example, when the contact holes 112 and 113 are formed from the interlayer insulating film 107 to the upper electrode 106 of the capacitor and the active region 111 of the semiconductor substrate 100, the depth difference between the contact holes is different. If both contact holes are simultaneously formed due to 114, a problem may occur in which the contact hole 112 connected to the upper electrode 106 penetrates through the upper electrode.
한편, 하부전극의 내부 뿐만 아니라 외곽까지 유효 커패시턴스 영역으로 활용하는 실린더형 커패시터를 형성하는 경우에도 문제점이 발생한다. 도 2에 이를 도시하였는데, 층간절연막(inter-layer dielectric, 107)을 증착시 셀 영역(a)과 코어 영역(b)간에 단차(110) 즉, 셀 영역의 층간절연막(107)의 높이가 코어 영역보다 높게 되는 현상이 발생한다. 이러한 단차는 이후 공정에 영향을 미치므로 층간절연막(107)을 두껍게 증착한 후, 셀 영역을 개구시키는 사진식각공정을 적용하여 셀 영역의 층간절연막(107)을 식각해내고 셀 영역과 코어 영역의 경계부를 연마하는 평탄화공정(예를 들면 CMP(Chemical Mechanical Polishing))이 수행되어야 한다. 그러나 CMP 공정시 균일한 식각이 용이치 않아 일부 셀 영역에서 상부 전극(106)이 노출될 수 있는 위험이 있다.On the other hand, there is a problem in the case of forming a cylindrical capacitor utilized as an effective capacitance region not only inside the bottom electrode but also outside. In FIG. 2, when the inter-layer dielectric 107 is deposited, the height of the interlayer insulating film 107 of the cell region a, that is, the height of the interlayer insulating film 107 of the cell region is increased between the cell region a and the core region b. The phenomenon of becoming higher than the area occurs. Since the step affects the subsequent process, the interlayer insulating film 107 is thickly deposited, and then the interlayer insulating film 107 of the cell region is etched by applying a photolithography process to open the cell region. A planarization process (eg chemical mechanical polishing (CMP)) to polish the boundary must be performed. However, since the uniform etching is not easy during the CMP process, there is a risk that the upper electrode 106 may be exposed in some cell regions.
상기 도 2의 실린더형 커패시터를 형성하는데 있어서, 셀 영역과 코어 영역의 단차부의 경사를 완만하게 하고 추후 상부전극으로의 콘택홀 형성공정을 용이하게 하기 위해 상부 전극을 코어 영역쪽으로 확장하여 형성하기도 하는데 이 경우에는 다른 문제점이 발생한다. 즉, 상부전극 확장부위에서 하부전극과의 높이 차이로 인하여 절연막 상에 턱(108)이 지게 된다. 이러한 턱은 금속 배선과 기판 내의 소정 영역과 연결되는 콘택플러그를 형성시 상기 턱의 에지(edge, 109)부분에 증착된 금속은 에치 백 공정시 금속이 턱의 에지(edge, 109)에 잔류하게 되어 콘택플러그간의 쇼트를 유발시킬 수 있다. 도 1 및 도 2에서 설명되지 않은 나머지 참조부호들은, 101은 층간절연막, 102는 식각정지막, 103은 하부전극과 반도체 기판의 활성영역을 연결하는 콘택플러그, 104는 하부전극, 105는 유전막을 각각 나타낸다.In forming the cylindrical capacitor of FIG. 2, the upper electrode may be extended toward the core region in order to smooth the inclination of the stepped portions of the cell region and the core region and to facilitate the subsequent process of forming a contact hole to the upper electrode. In this case, another problem arises. That is, the jaw 108 is placed on the insulating layer due to the height difference from the lower electrode at the upper electrode extended portion. The jaw is formed on the edge 109 of the jaw when forming a contact plug connected to the metal wiring and a predetermined area in the substrate so that the metal remains at the edge of the jaw during the etch back process. This can cause a short between contact plugs. Reference numerals not described in FIGS. 1 and 2 refer to 101 for an interlayer insulating film, 102 for an etch stop film, 103 for a contact plug connecting a lower electrode and an active region of a semiconductor substrate, 104 for a lower electrode, and 105 for a dielectric film. Represent each.
본 발명이 이루고자 하는 기술적 과제는 실린더형 커패시터에 있어서, 커패시터 상의 층간절연막에서 셀 영역 및 코어 영역의 층간절연막을 단차없이 증착하여 별도의 평탄화 공정이 필요없게 하고 층간절연막으로부터 상부전극 또는 반도체 기판의 활성영역에 이르는 콘택홀의 깊이 차이를 감소시키는 실린더형 커패시터의 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a cylindrical capacitor in which an interlayer insulating film of a cell region and a core region is deposited without a step in an interlayer insulating film on a capacitor so that no planarization process is required, and an upper electrode or a semiconductor substrate is activated from the interlayer insulating film. It is to provide a method of forming a cylindrical capacitor to reduce the difference in depth of the contact hole to the area.
도 1은 실린더형 전극 구조를 갖는 커패시터의 한 예로 실린더형 하부 전극의 내부만 커패시턴스를 갖는 종래의 커패시터의 구조를 도시한 것이다.1 illustrates an example of a capacitor having a cylindrical electrode structure, which is a structure of a conventional capacitor having capacitance only inside the cylindrical lower electrode.
도 2는 종래의 실린더형 커패시터 형성방법의 적용시 층간절연막의 단차가 발생하는 모습을 도시한 것이다.2 illustrates a state in which a step of an interlayer insulating film occurs when the conventional cylindrical capacitor forming method is applied.
도 3 내지 도 9는 본 발명의 실시예에 따른 실린더형 커패시터를 형성하는 방법을 도시한 것이다.3 to 9 illustrate a method of forming a cylindrical capacitor according to an embodiment of the present invention.
본 발명은, 반도체 기판 상에 상기 반도체 기판 상의 소스 영역과 연결되는 콘택플러그를 가지는 층간절연막을 형성하는 단계, 상기 콘택플러그 및 층간절연막의 전면에 희생산화막을 형성하는 단계, 상기 반도체 기판 상의 셀 영역에 상기 희생산화막을 이방성 식각하여 상기 콘택플러그를 노출하는 실린더형 개구부를 형성하는 단계, 상기 개구부가 형성된 희생산화막 전면에 도전성 물질을 증착하는 단계, 상기 희생산화막 상에 증착된 도전성 물질을 제거하여 서로 분리된 하부 전극을 형성하는 단계, 상기 셀 영역을 개구시키는 마스크 패턴을 형성하여 상기 희생산화막을 등방성 식각하여 제거하는 단계, 상기 마스크 패턴을 제거하는 단계, 상기 셀 영역에 유전막을 형성하는 단계 및 상기 유전막 상 및 코어 영역의 희생산화막이 식각된 부분에 상부 전극을 형성하는 단계를 포함하는 반도체 커패시터의 형성방법을 제공한다.The present invention provides a method for forming an interlayer insulating film having a contact plug connected to a source region on the semiconductor substrate, forming a sacrificial oxide film on an entire surface of the contact plug and the interlayer insulating film, and forming a cell region on the semiconductor substrate. Anisotropically etching the sacrificial oxide film to form a cylindrical opening exposing the contact plug, depositing a conductive material on the entire surface of the sacrificial oxide film on which the opening is formed, and removing the conductive material deposited on the sacrificial oxide film to each other. Forming a separated lower electrode, forming a mask pattern to open the cell region, isotropically etching the sacrificial oxide layer, removing the mask pattern, forming a dielectric layer in the cell region, and The sacrificial oxide layer on the dielectric layer and the core region is It provides a method for forming a semiconductor capacitor, comprising the step of forming a sub-electrode.
이하 첨부한 도면을 참조하여 바람직한 실시예를 설명함으로써 본 발명을 상술한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
<실시예><Example>
도 3 내지 도 9는 본 발명의 실시예에 따른 실린더형 커패시터를 형성하는 방법을 설명하기 위한 단면도들이다. 여기서 참조부호 a 및 b는 각각 반도체 기판 상의 셀 영역 및 코어 영역을 나타낸다.3 to 9 are cross-sectional views illustrating a method of forming a cylindrical capacitor according to an embodiment of the present invention. Reference numerals a and b denote the cell region and the core region on the semiconductor substrate, respectively.
도 3을 참조하면, 먼저 제 1층간절연막(201) 상에 식각정지막(202)을 형성하고 상기 셀 영역(a)의 식각정지막(202), 제 1층간절연막(201)을 식각하여 커패시터의 하부전극과 반도체 기판(200)의 소스영역을 연결하는 콘택홀(203)을 형성한다. 제 1층간절연막(201)과 반도체 기판(201) 사이에는 도 2에 도시되어 있지는 않지만 트랜지스터 등의 소자가 형성되어 있다. 식각정지막(202)은 이후 희생산화막의 식각시 식각저지층의 역할을 하며 막질로는 주로 실리콘 질화막이 사용된다.Referring to FIG. 3, first, an etch stop film 202 is formed on a first interlayer insulating film 201, and the etch stop film 202 and the first interlayer insulating film 201 of the cell region a are etched to form a capacitor. A contact hole 203 is formed to connect the lower electrode of the semiconductor substrate to the source region of the semiconductor substrate 200. Although not shown in FIG. 2, elements such as transistors are formed between the first interlayer insulating film 201 and the semiconductor substrate 201. The etch stop layer 202 then serves as an etch stop layer during the etching of the sacrificial oxide layer, and a silicon nitride layer is mainly used as the film quality.
도 4를 참조하면, 상기 콘택홀(203)을 도전성 물질, 예컨대 폴리 실리콘 등으로 매립하여 콘택 플러그(204)를 형성하고 상기 반도체 기판의 전면에 걸쳐 희생산화막(205)을 형성한다. 상기 희생산화막 상에 셀 영역의 희생산화막 소정영역을 실린더형으로 개구시키기 위한 포토레지스트 패턴(206)을 형성한다. 상기 포토레지스트 패턴으로 개구되는 부분(207)은 콘택 플러그(204) 상에 위치한다.Referring to FIG. 4, the contact hole 203 is filled with a conductive material, such as polysilicon, to form a contact plug 204, and a sacrificial oxide film 205 is formed over the entire surface of the semiconductor substrate. A photoresist pattern 206 is formed on the sacrificial oxide film to open a predetermined area of the sacrificial oxide film of the cell region in a cylindrical shape. A portion 207 opening in the photoresist pattern is positioned on the contact plug 204.
도 5를 참조하면, 상기 포토레지스트 패턴에 따라 희생산화막(205)을 이방성 식각하여 실린더형 개구부(208)를 형성한 후, 포토레지스트 패턴(206)을 제거하고 셀 영역 및 코어 영역에 걸쳐 도전성막(209)을 형성한다. 상기 도전성막은 주로 폴리 실리콘막을 사용하는데 커패시터 전극의 접촉면적을 넓히기 위해 반구형 입자(HSG, hemi-spherical grain)성장을 하기도 한다.Referring to FIG. 5, after the sacrificial oxide film 205 is anisotropically etched to form a cylindrical opening 208 according to the photoresist pattern, the photoresist pattern 206 is removed and the conductive film is spread over the cell region and the core region. 209 is formed. The conductive film mainly uses a polysilicon film, and may also grow hemi-spherical grain (HSG) to increase the contact area of the capacitor electrode.
도 6을 참조하면, 에치 백(etch back) 또는 CMP 공정을 적용하여 상기 도전막을 노드(node) 분리하여 하부전극(210)을 형성한다. 상기 에치 백 또는 CMP공정은 포토레지스트막 또는 산화막으로 상기 개구부(208)를 충전한 후에 행하는 것이 일반적이다. 노드 분리 후에는 상기 포토레지스트 또는 산화막을 제거한다. 여기서 충전되는 막이 상기 희생산화막과 동일한 막이거나 유사한 식각특성을 가지는 경우에는 도 7에서 설명되는 희생산화막의 식각시 동시에 제거할 수 있다.Referring to FIG. 6, the lower electrode 210 is formed by separating the conductive layer by applying an etch back or CMP process. The etch back or CMP process is generally performed after the opening 208 is filled with a photoresist film or oxide film. After the node is separated, the photoresist or oxide film is removed. If the film to be filled is the same as the sacrificial oxide film or has similar etching characteristics, the sacrificial oxide film described with reference to FIG. 7 may be simultaneously removed.
도 7을 참조하면, 셀 영역(a)만을 개구시키는 마스크 패턴(211)을 형성한 후 희생산화막을 등방성 식각하여 제거한다. 마스크 패턴(211)은 포토레지스트로 형성할 수 있다. 식각은 주로 습식법에 의해 이루어지며, 이 때 코어 영역(b)의 일부도 식각되어 제거된다. 종래에는 이 과정에서 셀 영역 및 코어 영역을 모두 개구시켜 식각하므로써 이후 층간 절연막 형성시 셀 영역과 코어 영역 간의 단차를 피할 수 없었다.Referring to FIG. 7, after forming the mask pattern 211 opening only the cell region a, the sacrificial oxide layer is isotropically etched and removed. The mask pattern 211 may be formed of photoresist. Etching is mainly performed by a wet method, in which part of the core region b is also etched and removed. Conventionally, in this process, since both the cell region and the core region are opened and etched, a step between the cell region and the core region cannot be avoided in forming the interlayer insulating layer.
도 8을 참조하면, 상기 마스크 패턴(211)을 제거하고 상기 하부전극(210) 상에 유전막(211) 및 상부 전극(212)을 형성한다. 여기서 상부 전극은, 등방성 식각으로 인하여 코어 영역의 희생산화막이 제거된 부위(213)까지 확장되어 형성된다. 이것은 이후 층간절연막 형성단계에서 셀 영역과 코어 영역의 경계부에서 상부전극과 하부전극의 단차로 인해 층간절연막이 턱이 지는 현상을 방지하기 위한 것이다.Referring to FIG. 8, the mask pattern 211 is removed and a dielectric film 211 and an upper electrode 212 are formed on the lower electrode 210. Here, the upper electrode is formed to extend to the portion 213 from which the sacrificial oxide film of the core region is removed due to isotropic etching. This is to prevent the interlayer insulating film from crushing due to the step between the upper electrode and the lower electrode at the boundary between the cell region and the core region in the later step of forming the interlayer insulating film.
도 9를 참조하면, 상기의 과정을 거친 반도체 기판 상에 제 2 층간절연막(214)이 형성된다. 이러한 과정을 거쳐 형성된 제 2층간절연막(214)은 셀 영역(a) 및 코어 영역(b) 간에 단차가 거의 없게 되어 셀 영역을 개구시키는 포토 레지스트 패턴을 형성하여 이를 식각하는 공정이 필요없게 되고, CMP 공정을 생략할 수 있게 된다. 또한 상부전극에 이르는 콘택홀(215) 및 반도체 기판의 활성영역에 이르는 콘택홀(216)간의 깊이 차이(217)가 도 1의 콘택홀(112,113) 간의 깊이 차(114)에 비해 줄어들어 콘택홀 형성을 위한 에칭공정이 용이하게 된다.Referring to FIG. 9, a second interlayer insulating film 214 is formed on the semiconductor substrate having undergone the above process. The second interlayer insulating film 214 formed through such a process has almost no step between the cell region a and the core region b, thereby eliminating the process of forming a photoresist pattern for opening the cell region and etching the same. The CMP process can be omitted. In addition, the depth difference 217 between the contact hole 215 reaching the upper electrode and the contact hole 216 reaching the active region of the semiconductor substrate is reduced compared to the depth difference 114 between the contact holes 112 and 113 of FIG. Etching process is facilitated for.
본 발명에 따르면, 희생산화막의 제거시 셀 영역만을 개구시키는 포토 레지스트 패턴을 형성하여, 희생산화막을 등방성 식각하므로써 층간절연막이 셀 영역과 코어 영역 간에 단차가 없이 형성되어 층간절연막을 평탄화하는 공정을 생략할 수 가 있게 되고 층간절연막으로부터 상부전극 및 반도체 기판의 활성영역에 이르는 깊이 차가 줄게 되어 추후의 콘택홀 형성공정이 용이하게 된다. 또한, 상부 전극을 상기 희생산화막이 식각된 코어 영역까지 확장되어 형성함으로써 셀 영역과 코어 영역의 경계부에서 층간절연막이 턱이 지는 현상을 방지할 수 있다.According to the present invention, by removing the sacrificial oxide film by forming a photoresist pattern that opens only the cell region, and by isotropically etching the sacrificial oxide film, the interlayer insulating film is formed without a step between the cell region and the core region, thereby eliminating the process of planarizing the interlayer insulating film. Since the depth difference from the interlayer insulating film to the active region of the upper electrode and the semiconductor substrate is reduced, the subsequent contact hole forming process is facilitated. In addition, the upper electrode may be formed to extend to the core region where the sacrificial oxide film is etched, thereby preventing the interlayer insulating layer from sticking at the boundary between the cell region and the core region.
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ID=19673474
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000034815A KR20020000323A (en) | 2000-06-23 | 2000-06-23 | A method for formation of cylindrical capacitors of semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020000323A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746311B1 (en) * | 2003-04-02 | 2007-08-06 | 한국화학연구원 | A preparing method of carbon nanotube from liquid phased-carbon source |
-
2000
- 2000-06-23 KR KR1020000034815A patent/KR20020000323A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746311B1 (en) * | 2003-04-02 | 2007-08-06 | 한국화학연구원 | A preparing method of carbon nanotube from liquid phased-carbon source |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |