KR200184214Y1 - Mask pattern for wafer alignment and measuring critical dimension - Google Patents

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Abstract

본 발명은 반도체 제조 공정에서 마스크에 형성되는 웨이퍼 정렬 및 크리티컬 디멘젼 측정용 마스크 패턴에 관한 것으로, 종래의 마스크 제작 과정에서는 이들이 각각 분리되어 그려짐으로써 마스크 상에서 많은 공간을 차지하게 되고, 이에 따라 필요한 테스트 패턴이 제외되는 경우가 발생하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask pattern for wafer alignment and critical dimension measurement formed in a mask in a semiconductor manufacturing process. In the conventional mask fabrication process, these masks are drawn separately so that they occupy a large amount of space on the mask. There was a case where the pattern was excluded.

본 발명에서는 웨이퍼 정렬 마크(10)와 크리티컬 디멘젼 측정용 테스트 패턴(20)이 하나의 패턴으로 구현됨으로써 마스크 제작시 여유 공간을 확보하여 필요한 테스트 패턴을 추가할 수 있게 하였으며, 웨이퍼 제조 공정을 간소화시킬 수 있게 하였다.In the present invention, since the wafer alignment mark 10 and the critical dimension measurement test pattern 20 are implemented in one pattern, it is possible to add a necessary test pattern by securing a free space when manufacturing a mask and simplifying a wafer manufacturing process. Made it possible.

Description

웨이퍼 정렬 및 크리티컬 디멘젼 측정용 마스크 패턴{MASK PATTERN FOR WAFER ALIGNMENT AND MEASURING CRITICAL DIMENSION}Mask pattern for wafer alignment and critical dimension measurement {MASK PATTERN FOR WAFER ALIGNMENT AND MEASURING CRITICAL DIMENSION}

본 발명은 반도체 제조 공정에서 마스크에 형성되는 테스트용 패턴에 관한 것으로, 마스크 상에 별도로 형성되는 웨이퍼 정렬 마크 및 크리티컬 디멘젼 측정용 테스트 패턴을 하나의 패턴으로 통합 활용함으로써 마스크의 공간 활용을 극대화하고 공정을 간소화시킬 수 있게 한 것이다.The present invention relates to a test pattern formed on a mask in a semiconductor manufacturing process, and maximizes space utilization of a mask by integrating a wafer alignment mark and a test pattern for critical dimension measurement separately formed on the mask into one pattern. It is to simplify the.

반도체 웨이퍼 제조 공정은 로트(Lot) 단위의 매 반도체 웨이퍼의 표면에 여러 종류의 막을 형성하고, 패턴 마스크를 이용하여 반도체 웨이퍼의 특정 부분을 선택적으로 깎아내는 작업을 되풀이 함으로써 웨이퍼 전면의 각 칩에 동일한 패턴을 갖는 전자회로를 구성해 나가는 과정을 의미한다.In the semiconductor wafer manufacturing process, various types of films are formed on the surface of each semiconductor wafer in a lot unit, and a pattern mask is used to selectively scrape a specific portion of the semiconductor wafer, thereby repeating the same process for each chip on the front surface of the wafer. It refers to the process of constructing an electronic circuit having a pattern.

반도체 웨이퍼 가공 과정에서 광 리소그래피 공정(Opitcal lithography process)은 스텝퍼(Stepper)로부터 평행광을 발생시켜 패턴 마스크에 그려진 회로패턴을 반도체 웨이퍼 표면에 전사해 주는 공정을 말하는 것으로, 이러한 공정을 수회 내지 수십회 반복함으로써 반도체 소자의 회로가 완성된다.An optical lithography process in a semiconductor wafer processing process refers to a process of transferring parallel circuits drawn on a pattern mask onto a surface of a semiconductor wafer by generating parallel light from a stepper. By repeating, the circuit of a semiconductor element is completed.

광 리소그래피 공정에서는 크롬이나 산화철 등의 물질에 의해 투명 또는 불투명 패턴이 형성된 레티클(Retical) 또는 마스크를 사용한다. 이를 위해서는 웨이퍼 위에 감광막을 얇게 입히고 미리 제작한 레티클을 웨이퍼 위에 올려놓고 빛을 투과시키면, 레티클 패턴에 따라 빛을 받은 부분과 받지 않는 부분이 생기고, 이를 현상액(Developer)으로 처리하면 현상액의 특성에 따라 양성(Positive-type)이면 감광된 부분이, 음성이면 감광되지 않은 부분이 제거된다. 이와 같은 과정으로 레티클의 패턴이 감광막으로 옮겨지면 이를 이용하여 식각이나 불순물 도핑을 선택적으로 할 수 있게 된다.In the photolithography process, a reticle or mask in which a transparent or opaque pattern is formed by a material such as chromium or iron oxide is used. To do this, apply a thin film of photoresist on the wafer, place the pre-made reticle on the wafer, and transmit the light. Then, depending on the reticle pattern, there is a part that receives and does not receive light. If it is positive-type, the photosensitive portion is removed. If it is negative, the photosensitive portion is removed. When the pattern of the reticle is transferred to the photoresist by this process, etching or impurity doping can be selectively used.

도 1은 일반적인 반도체 웨이퍼를 나타낸 것으로, 웨이퍼(1)는 스크라이브 라인(2)에 의해 격자 형태로 구획되어 각각의 구획된 면에 칩을 형성하기 위한 메인 패턴(3)이 마스크를 통해 형성되고, 스크라이브 라인(2)이 위치한 각각의 메인 패턴(3) 사이에는 도 2a 및 도 2b에 도시된 바와 같은 웨이퍼 정렬 마크(4) 및 크리티컬 디멘젼 측정용 테스트 패턴(5) 등이 위치하게 된다.1 illustrates a general semiconductor wafer, in which the wafer 1 is partitioned in a lattice form by a scribe line 2, and a main pattern 3 for forming chips on each partitioned surface is formed through a mask. Between each of the main patterns 3 on which the scribe lines 2 are located is placed a wafer alignment mark 4 and a test pattern 5 for critical dimension measurement as shown in FIGS. 2A and 2B.

웨이퍼 정렬 마크(4)는 후속 패턴(Contact & via patterns)과정에서 선행 패턴과의 웨이퍼 정렬을 위해 선행 패턴(Metal patterns)과정에서 형성되고, 크리티컬 디멘젼 측정용 테스트 패턴(5)은 주어진 크리티컬 디멘젼 프로세스 타겟(Critical dimension process target)값의 만족여부를 확인할 수 있게 한다.The wafer alignment mark 4 is formed in a metal pattern process for wafer alignment with a preceding pattern in a subsequent pattern (Contact & via patterns) process, and the test pattern 5 for measuring a critical dimension is a given critical dimension process. It is possible to check whether the value of the critical dimension process target is satisfied.

이러한 웨이퍼 정렬 마크(4) 및 크리티컬 디멘젼 측정용 테스트 패턴(5)들은 현재 마스크 제작 과정에서 각각 분리되어 그려지고 있는데, 이 경우 마스크 상에 많은 공간을 차지하게 되어 필히 첨가되어야 할 테스트 패턴이 제외되는 경우가 발생한다.The wafer alignment marks 4 and the test patterns 5 for the critical dimension measurement are currently drawn separately in the mask fabrication process. In this case, a large amount of space is occupied on the mask to exclude the test patterns that must be added. The case occurs.

또한, 텅스텐 CMP(Chemical and mechanical polishing) 공정시 웨이퍼 정렬 마크(4)의 손상이 심한 문제점이 있다.In addition, the damage of the wafer alignment mark 4 in the tungsten chemical and mechanical polishing (CMP) process is severe.

본 발명은 상술한 바와 같은 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은 웨이퍼 정렬을 위한 마크와 크리티컬 디멘젼 측정용 테스트 패턴을 통합하여 마스크 상에서 차지하는 공간을 줄이고 필요한 공간을 확보 할 수 있게 하는 것이다.SUMMARY OF THE INVENTION The present invention is directed to solving the conventional problems as described above, and an object of the present invention is to integrate a mark for wafer alignment and a test pattern for critical dimension measurement to reduce the space occupied on the mask and to secure a necessary space. will be.

상술한 목적을 달성하기 위한 본 발명은, 반도체 제조 공정에서 마스크에 형성되는 테스트용 패턴에 있어서, 후속 패턴과정에서 선행 패턴과정과의 웨이퍼 정렬을 위한 마크와, 크리티컬 디멘젼 프로세스 타겟값 확인을 위한 테스트 패턴을 포함하는 것을 특징으로 한다.The present invention for achieving the above object, in the test pattern formed on the mask in the semiconductor manufacturing process, the mark for wafer alignment with the preceding pattern process in the subsequent pattern process, and the test for checking the critical dimension process target value It characterized in that it comprises a pattern.

이와 같은 본 발명에 의하면, 기존의 웨이퍼 정렬 마크와 크리티컬 디멘젼 측정용 패턴을 하나의 통합형 패턴으로 형성함으로써 마스크 제작시 그 만큼의 여유 공간을 확보할 수 있게 되고, 이에 필요한 테스트 패턴을 추가할 수 있게 된다.According to the present invention, by forming the existing wafer alignment mark and the pattern for the critical dimension measurement in one integrated pattern, it is possible to secure the free space for the mask manufacturing, and to add the necessary test pattern. do.

도 1은 일반적인 반도체 웨이퍼의 개략도,1 is a schematic diagram of a typical semiconductor wafer;

도 2a는 종래의 웨이퍼 정렬용 테스트 패턴의 개략도,2A is a schematic diagram of a conventional test pattern for wafer alignment;

도 2b는 종래의 크리티컬 디멘젼 측정용 테스트 패턴의 개략도,2B is a schematic diagram of a test pattern for conventional critical dimension measurement,

도 3는 본 발명에 따른 웨이퍼 정렬 및 크리티컬 디멘젼 측정용 마스크 패턴의 개략도.3 is a schematic diagram of a mask pattern for wafer alignment and critical dimension measurement in accordance with the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 ; 웨이퍼(Wafer) 2 ; 스크라이브 라인(Scribe line)One ; Wafer 2; Scribe line

3 ; 메인 패턴(Main patterns)3; Main patterns

10 ; 웨이퍼 정렬 마크(Wafer alignment mark)10; Wafer alignment mark

20 ; 크리티컬 디멘젼 측정용 테스트 패턴(Criticle dimension test pattern)20; Criticle dimension test pattern

이와 같은 본 발명의 특징적인 구성 및 이에 따른 작용효과는 첨부된 도면을 참조한 실시예의 상세한 설명을 통해 더욱 명확해 질 것이다.Such a characteristic configuration of the present invention and its effects will be more apparent through the detailed description of the embodiments with reference to the accompanying drawings.

도 3는 본 발명에 따른 마스크 패턴을 나타낸 것으로, 웨이퍼 정렬을 위한 마크(10)와, 크리티컬 디멘젼 측정용 테스트 패턴(20)을 포함한다.3 shows a mask pattern according to the present invention, which includes a mark 10 for wafer alignment and a test pattern 20 for critical dimension measurement.

즉, 본 발명에 따른 웨이퍼 정렬 및 크리티컬 디멘젼 측정용 마스크 패턴은 바깥 부분의 웨이퍼 정렬 마크(10) 안쪽에 크리티컬 디멘젼 측정용 테스트 패턴(20)이 삽입된 패턴 모듈 형태로 이루어진다. 따라서, 이들을 각각 분리시켜 그리는 것에 비하여 마스크의 활용 공간을 늘릴 수 있으며, 웨이퍼 공정이 이루어진 뒤에는 웨이퍼 정렬 마크(10)와 크리티컬 디멘젼 측정용 테스트 패턴(20)이 웨이퍼 상의 동일 공간내에 구비되어 다단 형태를 이루게 됨으로써 패턴이 지니는 면적이 늘어나게 되어 텅스텐 CMP 공정시 웨이퍼 정렬 마크(10)가 받게되는 손상을 줄일 수 있게 된다.That is, the mask pattern for the wafer alignment and the critical dimension measurement according to the present invention is formed in the form of a pattern module in which the test pattern 20 for the critical dimension measurement is inserted inside the wafer alignment mark 10 in the outer portion. Therefore, the space used for the mask can be increased as compared with drawing them separately, and after the wafer process is performed, the wafer alignment mark 10 and the critical dimension measurement test pattern 20 are provided in the same space on the wafer to form a multi-stage structure. As a result, the area of the pattern is increased, thereby reducing damage to the wafer alignment mark 10 during the tungsten CMP process.

이때, 웨이퍼 정렬 마크(10)는 후속 패턴(Contact & via patterns)과정에서 선행 패턴과의 웨이퍼 정렬을 위해 선행 패턴(Metal patterns)과정에서 형성되고, 웨이퍼 정렬 마크(10)의 길이, 폭 및 그 사이의 간격은 스텝퍼 센서 시스템(Stepper sensor system)에서 인식 가능한 범위내로 정해진다. 또한, 크리티컬 디멘젼 측정용 테스트 패턴(20)은 주어진 크리티컬 디멘젼 프로세스 타겟(Critical dimension process target)값의 만족여부를 확인할 수 있게 한다.At this time, the wafer alignment mark 10 is formed in a metal pattern process for wafer alignment with the preceding pattern in a subsequent pattern (Contact & via patterns) process, the length, width and The interval between them is set within the range recognizable by the stepper sensor system. In addition, the test pattern 20 for the measurement of the critical dimension enables to confirm whether a given value of the critical dimension process target is satisfied.

이와 같이 웨이퍼 정렬 마크(10)와 크리티컬 디멘젼 측정용 테스트 패턴(20)이 하나의 패턴으로 구현됨으로써 마스크 제작시 여유 공간을 확보할 수 있게 되고, 필요한 테스트 패턴을 추가할 수 있게 된다.As such, since the wafer alignment mark 10 and the critical dimension measurement test pattern 20 are implemented as one pattern, a free space may be secured when manufacturing a mask, and a necessary test pattern may be added.

위에서 설명한 바와 같이 본 발명에 의하면, 하나의 패턴 모듈이 웨이퍼 정렬 마크와 크리티컬 디멘젼 측정용 테스트 패턴을 포함하도록 구현됨으로써 마스크 제작시 여유 공간을 확보하고 필요한 테스트 패턴을 추가할 수 있게 되며, 웨이퍼 제조 공정을 간소화시킬 수 있게 된다.As described above, according to the present invention, a single pattern module is implemented to include a wafer alignment mark and a test pattern for critical dimension measurement, thereby freeing up space and adding necessary test patterns when manufacturing a mask. Can be simplified.

또한, 본 발명에 의하면 웨이퍼 정렬 마크와 크리티컬 디멘젼 측정용 테스트 패턴이 웨이퍼 상의 동일 공간내에서 다단 형태를 이루게 됨으로써 CMP(Chemical and mechanical polishing) 공정시 웨이퍼 정렬 마크의 손상을 줄일 수 있는 효과가 있다.In addition, according to the present invention, since the wafer alignment mark and the test pattern for measuring the critical dimension form a multi-stage shape in the same space on the wafer, damage of the wafer alignment mark can be reduced during the chemical and mechanical polishing (CMP) process.

Claims (1)

반도체 제조 공정에서 마스크에 형성되는 테스트용 패턴에 있어서,In the test pattern formed on the mask in the semiconductor manufacturing process, 후속 패턴과정에서 선행 패턴과정과의 웨이퍼 정렬을 위한 마크(10)와, 크리티컬 디멘젼 프로세스 타겟값 확인을 위한 테스트 패턴(20)을 포함하는 것을 특징으로 하는 웨이퍼 정렬 및 크리티컬 디멘젼 측정용 마스크 패턴.A mask pattern for wafer alignment and critical dimension measurement, comprising a mark 10 for wafer alignment with a preceding pattern process and a test pattern 20 for checking a critical dimension process target value in a subsequent pattern process.
KR2019990029112U 1999-12-22 1999-12-22 Mask pattern for wafer alignment and measuring critical dimension KR200184214Y1 (en)

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KR101658754B1 (en) * 2016-05-16 2016-09-21 주식회사 한성넥스 Height adjustment apparatus for furniture and furniture

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