KR200179991Y1 - High performance encoder - Google Patents
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Abstract
본 고안은 사용자 시스템 하드웨어(User System Hardware)와 운용 소프트웨어(Operation Software)에 최소한의 회로를 추가하여 사용자 시스템(User System)내의 좀 더 긴 부호 워드(Code Words)를 부호화할 수 있도록 하였고, 부호화기 설계에 있어서 최소의 면적을 사용하여 집적화하기 용이한 부호화기를 제공하기 위한 것으로, 이를 위해 본 고안은, 2N(N은 정수)개의 입력신호를 인가받아 N비트 출력부호로 부호화하기 위한 부호화기에 있어서, 상기 N비트 출력부호 각각의 비트를 출력하는 N개의 출력논리회로부를 포함하며, 상기 N개의 출력논리회로부 각각은, 게이트단으로 제1 입력그룹 및 제2 입력그룹으로 구분된 상기 입력신호를 인가받는 다수의 모스 트랜지스터를 각각 구비한 제1 및 제2 논리회로부; 상기 제1 논리회로부의 각 모스 트랜지스터의 드래인에 연결되어 상기 모스 트랜지스터의 드래인단을 프리차지시키기 위한 프리차지수단; 일입력단이 상기 모스 트랜지스터의 드래인단에 연결되고, 타입력단으로 외부 제어신호인 인에이블 신호를 인가받아 논리곱 연산하여 상기 부호화기의 출력부호를 출력하는 논리곱 수단; 및 상기 출력논리회로부를 연속적으로 인에이블시키기 위한 지연수단을 포함한다.The present invention adds minimal circuits to user system hardware and operation software so that longer code words in a user system can be encoded. In order to provide an encoder that is easy to integrate using a minimum area in the present invention, the present invention provides an encoder for encoding an N-bit output code by receiving 2 N (N is an integer) input signals. N output logic circuits for outputting each bit of the N-bit output code, wherein each of the N output logic circuits receives the input signal divided into a first input group and a second input group by a gate terminal. First and second logic circuit units each including a plurality of MOS transistors; Precharge means connected to the drains of the respective MOS transistors of the first logic circuit portion to precharge the drain stages of the MOS transistors; An AND unit connected to the drain terminal of the MOS transistor, the AND unit receiving an enable signal, which is an external control signal, as a type force terminal and performing an AND operation to output an output code of the encoder; And delay means for continuously enabling the output logic circuit portion.
Description
본 고안은 컴퓨터 시스템 내의 여러 인터럽터요구신호(Interrupt Request Signal)에 대해서 우선순위를 결정하는 부호화기에 관한 것으로서, 특히 컴퓨터 시스템 내의 여러 자원(Resource)에 대한 중재(Arbitration) 및 우선순위 할당을 위한 부호화기에 관한 것이다.The present invention relates to an encoder for determining priorities for various interrupt request signals in a computer system, and more particularly, to an encoder for arbitration and priority assignment for various resources in a computer system. It is about.
도 1은 종래의 부호화기를 나타낸 회로도로서, 다수의 논리 게이트들(Logic gates)의 조합으로 구성되어 있다.1 is a circuit diagram illustrating a conventional encoder and is composed of a combination of a plurality of logic gates.
도면을 참조하면, 도 1에 도시된 부호화기의 경우 8개의 인터럽터요구신호 D0 내지 D7을 3개의 2진부호(Binary Code)로 부호화(Encoding)한다.Referring to the drawing, in the case of the encoder shown in FIG. 1, eight interrupt request signals D0 to D7 are encoded by three binary codes.
그리고, 도 1의 장치를 확장하여 사용하기 위한 3개의 제어신호(Control Signal), 즉 인에이블 입력 신호(Enable Input Signal)인 EI, 인에이블 출력 신호(Enable Output Signal)인 EO 및 그룹선택신호(Group Select Signal)인 GS가 있다.In addition, three control signals for expanding and using the apparatus of FIG. 1, that is, an EI which is an enable input signal, an EO that is an enable output signal, and a group selection signal ( GS, Group Select Signal.
도 1의 동작은 다음과 같다. 인터럽터요구신호 D1 내지 D7 각각은 데이터 입력 버퍼(11 내지 17)에 연결되어 있다. 이들 버퍼의 출력은 다시 AND-NOR 게이트 그룹(18, 20, 22)의 입력이 된다. 이러한 AND-NOR 게이트 그룹(18, 20, 22)의 출력신호는 제어신호 EI에 의해서 제어된다. 제어신호 EI가 인액티브(Inactive)일 경우 출력신호 A0, A1 및 A2는 모두 하이(High) 상태가 되고, 제어신호 EI가 액티브(Active)일 경우 아래 표 1의 함수 테이블(Function Table)의 상태로 동작을 하게 된다.The operation of Figure 1 is as follows. Each interrupt request signal D1 to D7 is connected to the data input buffers 11 to 17. The outputs of these buffers are again input to AND-NOR gate groups 18, 20, 22. The output signals of the AND-NOR gate groups 18, 20, and 22 are controlled by the control signal EI. When the control signal EI is inactive, the output signals A0, A1 and A2 are all in high state, and when the control signal EI is active, the state of the function table shown in Table 1 below. Will be operated.
한편, 제어신호 EO와 GS는 서로 상보적(Complementary)인 값을 가진다. 여기에서 제어신호 EO는 입력신호 모두가 인가되지 않았음을 나타내고, 제어신호 GS는 입력신호 중에서 적어도 하나가 인가되었음을 나타낸다.On the other hand, the control signal EO and GS have a complementary value (Complementary). Herein, the control signal EO indicates that all of the input signals are not applied, and the control signal GS indicates that at least one of the input signals is applied.
2단 캐스캐이드 연결 부호화기(Two-level Cascaded Encoder)를 구성할 경우 제1 단 부호화기(First Level Encoder)의 제어신호 GS는 제2 단 부호화기(Second Level Encoder)의 입력이 된다. 상기의 부호화기를 설계하려면 많은 회로소자를 필요로 하기에 회로의 면적이 크다는 문제점이 있었다.In case of configuring a two-level cascaded encoder, the control signal GS of the first level encoder becomes the input of the second level encoder. In order to design the encoder, a large circuit area is required because many circuit elements are required.
상기의 문제점을 해결하기 위하여 안출된 본 고안은, 사용자 시스템 하드웨어(User System Hardware)와 운용 소프트웨어(Operation Software)에 최소한의 회로를 추가하여 사용자 시스템(User System)내의 좀 더 긴 부호 워드(Code Words)를 부호화할 수 있도록 하였고, 부호화기 설계에 있어서 최소의 면적을 사용하여 집적화하기 용이한 부호화기를 제공하는 것이 그 목적이 있다.The present invention devised to solve the above problems, the longer code words in the user system (Code Words) in the user system (User System) by adding a minimum circuit to the user system hardware (Operation Software) ), And it is an object of the present invention to provide an encoder that is easy to integrate using a minimum area in the encoder design.
도 1은 종래의 부호화기를 나타낸 회로도.1 is a circuit diagram showing a conventional encoder.
도 2는 본 고안의 일실시예에 따른 부호화기의 회로도.2 is a circuit diagram of an encoder according to an embodiment of the present invention.
상기 목적을 달성하기 위한 본 고안은, 2N(N은 정수)개의 입력신호를 인가받아 N비트 출력부호로 부호화하기 위한 부호화기에 있어서, 상기 N비트 출력부호 각각의 비트를 출력하는 N개의 출력논리회로부를 포함하며, 상기 N개의 출력논리회로부 각각은, 게이트단으로 제1 입력그룹 및 제2 입력그룹으로 구분된 상기 입력신호를 인가받는 다수의 모스 트랜지스터를 각각 구비한 제1 및 제2 논리회로부; 상기 제1 논리회로부의 각 모스 트랜지스터의 드래인에 연결되어 상기 모스 트랜지스터의 드래인단을 프리차지시키기 위한 프리차지수단; 일입력단이 상기 모스 트랜지스터의 드래인단에 연결되고, 타입력단으로 외부 제어신호인 인에이블 신호를 인가받아 논리곱 연산하여 상기 부호화기의 출력부호를 출력하는 논리곱 수단; 및 상기 출력논리회로부를 연속적으로 인에이블시키기 위한 지연수단을 포함하여 이루어진다.In order to achieve the above object, the present invention provides an encoder for encoding 2 N (N is an integer) input signals into an N bit output code, wherein the N output logic outputs each bit of the N bit output code. A first logic circuit and a second logic circuit circuit, each of the N output logic circuits including a plurality of MOS transistors to receive the input signals divided into a first input group and a second input group as a gate terminal, respectively; ; Precharge means connected to the drains of the respective MOS transistors of the first logic circuit portion to precharge the drain stages of the MOS transistors; An AND unit connected to the drain terminal of the MOS transistor, the AND unit receiving an enable signal, which is an external control signal, as a type force terminal and performing an AND operation to output an output code of the encoder; And delay means for continuously enabling the output logic circuit portion.
이하, 첨부된 도면을 참조하여 본 고안의 일실시예를 상세히 살펴본다.Hereinafter, with reference to the accompanying drawings looks at an embodiment of the present invention in detail.
도 2는 본 고안의 일실시예에 따른 부호화기의 회로도이다.2 is a circuit diagram of an encoder according to an embodiment of the present invention.
2N(N=4) 액티브 하이 입력요구신호(Active high Input Request Signals)를 그에 상응하는 입력단자(102 내지 132)로부터 입력받는다. 여기서, 입력요구신호 D0이 액티브일때 최상위 우선순위를 가지고, 입력요구신호 D15가 액티브일때 최하위 우선순위를 가진다.2 N (N = 4) Active high input request signals are received from the corresponding input terminals 102 to 132. Here, the input request signal D0 has the highest priority when it is active, and the input request signal D15 has the lowest priority when it is active.
4개의 출력단자(140, 142, 144, 146)는 N비트(N=4) 출력 이진 부호 워드(Output Binary Code Word)를 가리킨다. 입력요구신호 D0이 액티브일 때의 출력 이진 부호 워드는 "0"을 나타내고, 입력요구신호 D15가 액티브일 때의 출력 이진 부호 워드는 "1111"을 나타낸다.The four output terminals 140, 142, 144, and 146 indicate N bits (N = 4) output binary code words. The output binary code word when the input request signal D0 is active indicates "0" and the output binary code word when the input request signal D15 is active indicates "1111".
결론적으로 최상위 입력요구신호는 최하위 이진 부호 워드를 가진다. 그리하여 만약에 D0이 최상위 액티브 입력요구신호이면 출력단자(140 내지 144)는 모두 "0"을 가지고, 만약에 D15가 액티브 입력요구신호이면 출력단자(140 내지 144)는 모두 "1"을 가지게 된다.In conclusion, the highest input request signal has the lowest binary code word. Thus, if D0 is the highest active input request signal, the output terminals 140 to 144 all have "0". If D15 is the active input request signal, the output terminals 140 to 144 all have "1". .
각각의 출력단자(140, 142, 144, 146)는 각각의 논리회로블록(150, 152, 154, 156)과 연결이 된다. 이러한 4개의 논리회로블록에서는 4비트 출력 이진 부호 워드를 제공한다.Each output terminal 140, 142, 144, 146 is connected to each logic circuit block 150, 152, 154, 156. These four logic circuit blocks provide a four bit output binary code word.
논리회로블록(150)은 4비트 출력 이진 부호 워드 중 최상위비트 A3을 가지고 있고, A3의 값이 출력단자(140)에 연결된다.The logic circuit block 150 has the most significant bit A3 of the 4-bit output binary code word, and the value of A3 is connected to the output terminal 140.
논리회로블록(152)은 4비트 출력 이진 부호 워드 중 A2를 가지고 있고, A2의 값이 출력단자(142)에 연결된다. 논리회로블록(154)은 4비트 출력 이진 부호 워드 중 A1을 가지고 있고, A1의 값이 출력단자(144)에 연결된다.The logic circuit block 152 has A2 of the 4-bit output binary code word, and the value of A2 is connected to the output terminal 142. The logic circuit block 154 has A1 of the 4-bit output binary code word, and the value of A1 is connected to the output terminal 144.
논리회로블록(156)은 4비트 출력 이진 부호 워드 중 최하위비트 A0을 가지고 있고, A0의 값이 출력단자(146)에 연결된다.The logic circuit block 156 has the least significant bit A0 of the 4-bit output binary code word, and the value of A0 is connected to the output terminal 146.
논리회로블록(150)은 2-반전 입력 AND 게이트(240)를 포함하고 있다. AND 게이트의 출력단자는 출력단자(140)에 연결되어 있다. AND 게이트(240)의 제1 반전 입력단자는 인에이블 신호 EN(244)에 연결되어 있고, 제2 반전 입력단자는 프리차지(Precharge) 트랜지스터(248)에 연결되어 있다. 8개의 풀-다운 트랜지스터(252 내지 266)의 게이트는 입력요구신호 D0 내지 D7에 연결되어 있고 소오스는 접지에 연결되고, 드래인은 AND 게이트(240)의 제1 반전 입력단자에 연결되어 있다. AND 게이트(240)의 출력단자(242)는 신호라인(268)에 연결되고, 이 신호라인(268)은 8개의 풀-다운 트랜지스터(278 내지 292)의 게이트에 연결이 되고, 이 풀-다운 트랜지스터(278 내지 292)의 소오스는 접지에 연결되고 드래인은 입력요구신호 D8 내지 D15에 각각 연결된다.Logic circuit block 150 includes a two-inverting input AND gate 240. The output terminal of the AND gate is connected to the output terminal 140. The first inverting input terminal of the AND gate 240 is connected to the enable signal EN 244, and the second inverting input terminal is connected to the precharge transistor 248. Gates of the eight pull-down transistors 252 to 266 are connected to the input request signals D0 to D7, the source is connected to ground, and the drain is connected to the first inverting input terminal of the AND gate 240. The output terminal 242 of the AND gate 240 is connected to the signal line 268, which is connected to the gates of eight pull-down transistors 278 to 292, and this pull-down The sources of transistors 278 to 292 are connected to ground and the drain is connected to input request signals D8 to D15, respectively.
결론적으로 말해서, 입력요구신호 D0 내지 D7이 액티브 하이(active high)이고 인에이블 신호 EN(244)이 액티브 로우(active low)일 때 AND 게이트(240)의 출력은 하이가 된다. 이로 인해 입력요구신호 D8 내지 D15의 입력단자(118 내지 132)에 연결된 풀-다운 트랜지스터(278 내지 292)가 로우(low)상태로 풀-다운(pull-down)된다. 논리회로블록(150)에는 입력이 인에이블 입력 신호 EN(244)에 연결된 지연회로(300)를 포함한다. 지연시간은 풀-다운 트랜지스터(252 내지 266), AND 게이트(240), 풀다운 트랜지스터(278 내지 292)의 지연시간보다 다소 큰 지연시간을 갖는다.In conclusion, the output of the AND gate 240 is high when the input request signals D0 to D7 are active high and the enable signal EN 244 is active low. As a result, the pull-down transistors 278 to 292 connected to the input terminals 118 to 132 of the input request signals D8 to D15 are pulled down to a low state. The logic circuit block 150 includes a delay circuit 300 having an input coupled to the enable input signal EN 244. The delay time has a delay time slightly larger than that of the pull-down transistors 252 to 266, the AND gate 240, and the pull-down transistors 278 to 292.
이 지연회로(300)는 상위 입력요구신호 D0 내지 D7 중에 하나가 액티브일 때 논리회로블록(152)이 인에이블되기 전에 입력요구신호 D8 내지 D15를 디스에이블시킬 수 있는 시간을 얻기 위해 필요하다.This delay circuit 300 is necessary to obtain a time for disabling the input request signals D8 to D15 before the logic circuit block 152 is enabled when one of the upper input request signals D0 to D7 is active.
논리회로블록(152)의 기능은 상기의 논리회로블록(150)과 유사하고, 논리회로블록(150)의 지연회로(300)로부터 받은 액티브 로우 지연 인에이블 신호(active low delayed enable signal)(302)는 AND 게이트(304)의 제1 반전입력에 연결된다. 입력요구신호(D0 내지 D3, D8 내지 D11)는 풀-다운 트랜지스터(312 내지 318, 320 내지 326)의 게이트에 연결이 되고, 이 트랜지스터의 소오스는 접지에 연결이 되고, 드래인은 신호라인(328)에 연결되며 이 신호라인(328)은 프리차지 트랜지스터(330)에 연결된다. 입력단자(102 내지 132) 중에 하나가 액티브이면 신호라인(328)은 로우 상태가 되고, 지연 인에이블 신호(302)가 로우 상태로 갈 때 AND 게이트(304)의 출력단자(342)와 신호라인(344)은 로우 상태가 된다. 풀-다운 트랜지스터(350 내지 356, 358 내지 364)의 게이트는 신호라인(344)에 연결되고, 소오스는 접지에 연결되고, 드래인은 입력요구신호 D4 내지 D7, D12 내지 D15에 연결된다. 지연회로(366)는 논리회로블록(150)의 지연회로(300)와 동일한 역할을 한다. 입력요구신호(D0 내지 D3, D8 내지 D11)는 논리회로블록(154)이 인에이블되기 전에 입력요구신호(D4 내지 D7, D12 내지 D15)를 디스에이블시키기에 충분한 시간만큼 지연시킨다.The function of the logic circuit block 152 is similar to the logic circuit block 150 described above, and an active low delayed enable signal 302 received from the delay circuit 300 of the logic circuit block 150. ) Is connected to the first inverting input of the AND gate 304. The input request signals D0 to D3 and D8 to D11 are connected to the gates of the pull-down transistors 312 to 318 and 320 to 326, the source of which is connected to ground, and the drain is connected to the signal line ( The signal line 328 is connected to the precharge transistor 330. If one of the input terminals 102 to 132 is active, the signal line 328 goes low, and the output terminal 342 and the signal line of the AND gate 304 when the delay enable signal 302 goes low 344 goes low. The gates of pull-down transistors 350-356, 358-364 are connected to signal line 344, the source is connected to ground, and the drain is connected to input request signals D4 to D7, D12 to D15. The delay circuit 366 plays the same role as the delay circuit 300 of the logic circuit block 150. The input request signals D0 to D3 and D8 to D11 delay the input request signals D4 to D7 and D12 to D15 long enough to disable the logic circuit block 154 before being enabled.
논리회로블록(154)의 기능은 상기의 논리회로블록(152)과 유사하다. 논리회로블록(152)의 지연회로(366)로부터 입력받은 액티브 로우(active low) 지연 인에이블 신호(368)는 AND 게이트(369)의 제1 반전입력단자에 연결된다.The function of the logic circuit block 154 is similar to the logic circuit block 152 described above. The active low delay enable signal 368 received from the delay circuit 366 of the logic circuit block 152 is connected to the first inverting input terminal of the AND gate 369.
입력요구신호(D0, D1, D4, D5, D8, D9, D12, D13)는 풀-다운 트랜지스터(370 내지 384)에 연결되고, 이 트랜지스터의 소오스는 접지에 연결이 되고, 드래인은 신호라인(386)에 연결되고 이 신호라인(386)은 프리차지 트랜지스터(388)에 연결된다. 입력단자중에 하나가 액티브일 때 신호라인(386)은 로우 상태가 되고, 지연 인에이블 신호(368)가 로우 상태로 될 때 AND 게이트(369)의 출력단자(390)와 신호라인(392)은 로우 상태가 된다. 풀-다운 트랜지스터(394 내지 408)의 게이트는 신호라인(392)에 연결되고 이들의 소오스는 접지에 연결된다. 그리고 드래인은 입력요구신호 D2, D3, D6, D7, D10, D11, D14, D15에 연결되며 이러한 입력요구신호는 입력요구신호 D0, D1, D4, D5, D8, D9, D12, D13 중 하나가 액티브될 때 디스에이블된다. 지연회로(410)는 상기의 지연회로(300, 366)와 동일한 역할을 한다.Input request signals D0, D1, D4, D5, D8, D9, D12, and D13 are connected to pull-down transistors 370 to 384, the source of which is connected to ground, and the drain is a signal line. 386 and the signal line 386 is connected to a precharge transistor 388. When one of the input terminals is active, the signal line 386 goes low, and when the delay enable signal 368 goes low, the output terminal 390 and the signal line 392 of the AND gate 369 It goes low. The gates of pull-down transistors 394-408 are connected to signal line 392 and their sources are connected to ground. The drain is connected to the input request signals D2, D3, D6, D7, D10, D11, D14, and D15. Is disabled when is activated. The delay circuit 410 plays the same role as the delay circuits 300 and 366.
논리회로블록(156)의 기능은 상기의 논리회로블록(154)의 기능과 유사하다. 논리회로블록(154)의 지연회로(410)로부터 받은 액티브 로우(active low) 지연 인에이블 신호(412)는 AND 게이트(414)의 제1반전 입력단자에 연결된다.The function of the logic circuit block 156 is similar to that of the logic circuit block 154 described above. The active low delay enable signal 412 received from the delay circuit 410 of the logic circuit block 154 is connected to the first inverting input terminal of the AND gate 414.
입력요구신호 D0, D2, D4, D6, D8, D10, D12, D14는 풀-다운 트랜지스터(416 내지 430)에 연결되고, 이 트랜지스터의 소오스는 접지에 연결이 되며, 드래인은 신호라인(432)에 연결된다. 그리고 이 신호라인(432)은 프리차지 트랜지스터(434)에 연결된다. 입력요구신호 중에 하나가 액티브일 신호라인(432)은 로우 상태가 되고, 지연 인에이블 신호(412)가 로우 상태로 갈 때 AND 게이트(414)의 출력단(436)과 신호라인(438)은 로우 상태가 된다. 각각의 풀-다운 트랜지스터(416 내지 430)의 게이트는 신호라인(438)에 연결되고, 소오스는 접지에 연결된다. 그리고 드래인은 입력요구신호 D1, D3, D5, D7, D9, D11, D13, D15에 연결된다. 이러한 입력요구신호는 입력요구신호 D0, D2, D4, D6, D8, D10, D12, D14 중에 하나가 액티브될 때 디스에이블된다.Input request signals D0, D2, D4, D6, D8, D10, D12, and D14 are connected to pull-down transistors 416 to 430, the source of which is connected to ground, and the drain is signal line 432. ) The signal line 432 is connected to the precharge transistor 434. When one of the input request signals is active, the signal line 432 goes low, and when the delay enable signal 412 goes low, the output terminal 436 and the signal line 438 of the AND gate 414 go low. It becomes a state. The gate of each pull-down transistor 416-430 is connected to signal line 438, and the source is connected to ground. The drain is connected to the input request signals D1, D3, D5, D7, D9, D11, D13, and D15. The input request signal is disabled when one of the input request signals D0, D2, D4, D6, D8, D10, D12, and D14 is activated.
이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 고안은, 종래의 시스템에 최소의 추가적인 회로에 의해서 좀 더 긴 부호워드를 부호화할 수 있으므로 칩 면적을 최소화 할 수 있으며, 이로부터 속도와 성능의 개선을 이룰 수 있다.According to the present invention, the longer codeword can be encoded by the minimum additional circuit in the conventional system, thereby minimizing the chip area, thereby improving the speed and performance.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970016492U KR200179991Y1 (en) | 1997-06-30 | 1997-06-30 | High performance encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019970016492U KR200179991Y1 (en) | 1997-06-30 | 1997-06-30 | High performance encoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990002903U KR19990002903U (en) | 1999-01-25 |
| KR200179991Y1 true KR200179991Y1 (en) | 2000-05-01 |
Family
ID=19504499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019970016492U KR200179991Y1 (en) | 1997-06-30 | 1997-06-30 | High performance encoder |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200179991Y1 (en) |
-
1997
- 1997-06-30 KR KR2019970016492U patent/KR200179991Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990002903U (en) | 1999-01-25 |
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