KR200148658Y1 - A circuit selecting input/output card of plc - Google Patents
A circuit selecting input/output card of plc Download PDFInfo
- Publication number
- KR200148658Y1 KR200148658Y1 KR2019930023677U KR930023677U KR200148658Y1 KR 200148658 Y1 KR200148658 Y1 KR 200148658Y1 KR 2019930023677 U KR2019930023677 U KR 2019930023677U KR 930023677 U KR930023677 U KR 930023677U KR 200148658 Y1 KR200148658 Y1 KR 200148658Y1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- output
- signal
- card
- address
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1113—Address setting
Abstract
본 고안은 피엘씨 시스템에 사용되는 입/출력 카드에 대한 어드레싱(addressing)에 관한 것으로, 일반적으로 사용되고 있는 피엘씨 장치는 디프 스위치(A)를 이용하여 카드 어드레스를 설정하는데, 이러한 방식은 카드 어드레스 배치를 재구성하는 경우, 즉 새로운 입/출력 카드를 삽입하거나 기존의 입/출력 카드를 다른 시스템에 적용할 때 각 입/출력 카드(IO1~IOn)의 디프 스위치(A)를 일일이 바꾸어 주어야 하는 불편이 따르게 되며, 잘못 설정할 경우 시스템이 오동작되는 문제점을 가지게 된다. 이에 따라, 본 고안의 목적은 이 카드 어드레스 설정값을 소프트웨어적으로 설정할 수 있는 회로를 각 카드에 추가함으로써 시스템의 재구성시 사용자가 씨피유 모듈에 의한 소프트웨어적인 방법에 의해 입/출력 카드를 선택하여 인에이블시킬 수 있는 피엘씨의 입/출력 카드 선택장치를 제공하는데 있다.The present invention relates to addressing of input / output cards used in a PLC system. In general, a PLC device is used to set a card address using a dip switch (A). The inconvenience of having to change the dip switch (A) of each input / output card (IO1 to IOn) one by one when reconfiguring the layout, that is, inserting a new input / output card or applying an existing input / output card to another system. This will follow, and if set incorrectly, the system will malfunction. Accordingly, an object of the present invention is to add a circuit for setting the card address setting value to each card so that the user selects an input / output card by software method by the CPI module when the system is reconfigured. It is to provide an input / output card selector of PLC which can be enabled.
Description
제1도는 기존의 피엘씨 시스템의 구성도.1 is a block diagram of a conventional PLC system.
제2도는 입/출력 카드(IO-1~IO-n) 내부의 메모리를 인에이블시키기 위한 어드레스 설정장치의 구성도.2 is a configuration diagram of an address setting device for enabling memory in the input / output cards IO-1 to IO-n.
제3도는 본 고안에 따른 피엘씨의 입/출력 카드 선택장치의 개략도.3 is a schematic diagram of a PLC input / output card selection device according to the present invention.
제4도는 본 고안에 따른 토큰신호 전송회로의 구성도.4 is a block diagram of a token signal transmission circuit according to the present invention.
제5도는 제4도의 각 플립플롭(FF)에 대한 토큰 쉬프트 신호를 발생시키는 회로도.5 is a circuit diagram for generating a token shift signal for each flip-flop (FF) in FIG.
제6도는 특정 입/출력 카드(I1~In)의 메모리 선택을 위한 회로도.6 is a circuit diagram for memory selection of specific input / output cards I1 to In.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 10 : 씨피유 모듈 I1~In : 입/출력 카드1, 10: CPI module I1 ~ In: I / O card
22 : 래치 24 : 비교기22 latch 24 comparator
30 : 래치부 D1 : 디코더30 latch portion D1 decoder
본 고안은 피엘씨 시스템에 사용되는 입/출력 카드에 대한 어드레싱(addressing)에 관한 것으로, 특히 소프트웨어적인 방법에 의해 어드레스 맵의 충돌없이 각 입/출력 카드를 선택적으로 제어할 수 있게 하는데 적당하도록 한 피엘씨의 입/출력 카드 선택장치에 관한 것이다.The present invention relates to addressing of input / output cards used in a PLC system, and in particular, it is suitable to be able to selectively control each input / output card without collision of an address map by a software method. It relates to an input / output card selection device of PL.
일반적으로 피엘씨 시스템의 하드웨어 구성은 씨피유 모듈과 다수의 입/출력 모듈을 공통 버스로 연결하며, 각 입/출력 모듈은 그 내부에 데이타를 저장하기 위한 메모리를 가지고 있으며 씨피유 모듈은 각 입/출력 모듈을 선택하기 위한 어드레스를 지정할 수 있다.In general, the hardware configuration of the PLC system connects the CPI module and a plurality of input / output modules to a common bus. Each input / output module has a memory for storing data therein, and the CPI module has each input / output. You can specify the address to select the module.
이 어드레스에 의해 각 입/출력 모듈을 선택적으로 제어하기 위하여 보통 입/출력 카드내에 어드레스 설정장치를 두고 여기의 설정값과 공통 어드레스 버스의 값을 비교하여 입/출력 카드 선택신호를 만들게 된다.In order to selectively control each input / output module by this address, an address setting device is usually placed in an input / output card, and an input / output card selection signal is generated by comparing the setting value with that of the common address bus.
제1도는 종래의 시스템에 대한 구성으로서 어드레스 버스(2)와 데이타 버스(3) 및 제어버스(4)에 씨피유 모듈(1)과 입/출력 카드(IO-1~IO-n)가 접속되어 있다.1 is a configuration of a conventional system, and the CPI module 1 and input / output cards IO-1 to IO-n are connected to the address bus 2, the data bus 3, and the control bus 4, respectively. have.
한편, 제2도는 상기 입/출력 카드(IO-1~IO-n)의 내부 구성도로서, 그 구성은 임의의 어드레스를 설정할 수 있는 디프 스위치(A)와, 이 디프 스위치(A)에 의해 설정된 어드레스를 어드레스 버스(2)상의 상위 8비트 어드레스 값과 비교하는 비교기(B)를 갖추고 있으며, 이 비교기(B)의 출력신호가 메모리(C)의 칩 셀랙트(chip select)신호()로 인가되어 그를 선택하게 구성되어 있다.2 is an internal configuration diagram of the input / output cards IO-1 to IO-n, the configuration of which is based on a deep switch A capable of setting an arbitrary address and the deep switch A. FIG. And a comparator B for comparing the set address with the upper 8-bit address value on the address bus 2. The output signal of the comparator B is a chip select signal of the memory C ( Is chosen to select him.
이와 같이 구성된 종래의 피엘씨 시스템에 대하여 그 동작과 문제점을 상세히 설명하면 다음과 같다.Referring to the operation and problems with the conventional PLC system configured as described above in detail as follows.
먼저, 각 입/출력 카드(IO-1~IO-n) 내부에 있는 메모리(C)는 보통 28크기의 용량을 가지므로 메모리(C)에 데이타를 저장하거나 읽어내기 위하여 어드레스 버스(2)의 하위 8비트로 메모리(C)의 데이타를 어드레싱하고 상위 8비트로 각 입/출력 카드(IO-1~IO-n)를 지정할 수 있게 된다.First, since the memory C inside each of the input / output cards IO-1 to IO-n usually has a size of 28, the memory of the address bus 2 is stored in order to store or read data in the memory C. It is possible to address the data in memory (C) with the lower 8 bits and to designate each input / output card (IO-1 to IO-n) with the upper 8 bits.
사용자는 각 입/출력 카드(IO-1~IO-n)에 서로 다른 번호를 중첩없이 할당하고 각 카드(IO-1~IO-n)에 고유하게 할당된 번호의 이진값을 카드내의 디프 스위치(A)로 세팅한다.The user assigns different numbers to each input / output card (IO-1 to IO-n) without overlapping, and sets the binary value of the number uniquely assigned to each card (IO-1 to IO-n) in the card. Set to (A).
이 디프 스위치(A)에 의한 설정 어드레스와 어드레스 버스(2)의 상위 8비트가 비교기(B)에 입력되어 비교되는데, 만일 두 입력값이 같은 경우 상기 비교기(B)는 메모리(C)에 대한 칩 셀랙트 신호(/CS)를 로우로 만들어 메모리(C)가 데이타를 읽거나 쓸 수 있게 해준다.The set address by this deep switch A and the upper 8 bits of the address bus 2 are input to the comparator B and compared. If the two input values are the same, the comparator B is connected to the memory C. The chip select signal (/ CS) is pulled low, allowing memory (C) to read or write data.
그러나, 이렇게 디프 스위치(A)를 이용하여 카드 어드레스를 설정하는 방식은 카드 어드레스 배치를 재구성하는 경우, 즉 새로운 입/출력 카드를 삽입하거나 기존의 입/출력 카드를 다른 시스템에 적용할 때 각 입/출력 카드(IO-1~IO-n)의 디프 스위치(A)를 일일이 바꾸어 주어야 하는 불편이 따르게 되며, 잘못 설정할 경우 시스템이 오동작되는 문제점을 가지게 된다.However, this method of setting the card address using the deep switch A is used to reconfigure the card address arrangement, that is, when inserting a new input / output card or applying an existing input / output card to another system. Inconvenience to change the dip switch (A) of the / output card (IO-1 ~ IO-n) one by one, there is a problem that the system malfunctions if incorrectly set.
이에 따라, 본 고안의 목적은 카드 어드레스 설정값을 소프트웨어적으로 설정할 수 있는 회로를 각 카드에 추가함으로써 시스템의 재구성시 사용자가 씨피유 모듈에 의한 소프트웨어적인 방법에 의해 입/출력 카드를 선택하여 인에이블시킬 수 있는 피엘씨의 입/출력 카드 선택장치를 제공하는데 있다.Accordingly, an object of the present invention is to enable the user to select the input / output card by a software method by the CPI module when the system is reconfigured by adding a circuit that can set the card address set value in software to each card. It is to provide an input / output card selection device of the PL.
제3도는 본 고안에 따른 피엘씨 시스템의 전체 구성도로서, 씨피유 모듈(10)가 각 입/출력 카드(I1~In)가 어드레스 버스(2), 데이타 버스(3) 및 제어버스(4)에 공통으로 연결됨과 아울러 씨피유 모듈(10)로부터의 토큰신호를 각 입/출력 카드(I1~In)로 전송하기 위한 신호선이 연결되어 있다.3 is an overall configuration diagram of the PLC system according to the present invention, in which the CPI module 10 is each input / output card (I1 ~ In) is the address bus (2), data bus (3) and control bus (4) In addition, the signal lines for transmitting token signals from the CPI module 10 to each of the input / output cards I1 to In are connected in common.
한편, 제4도는 토큰신호(TOKEN)를 시피유 모듈(10)로부터 각 입/출력 카드(I1~In)로 전송하기 위한 장치의 연결구성도로서, 각 장치(10, I1~In)의 내부에는 플립플롭(FF)이 있고 각 플립플롭(FF)의 출력단이 후단의 플립플롭(FF)에 직렬 연결된다.On the other hand, Figure 4 is a connection configuration diagram of the device for transmitting the token signal TOKEN from the sipeu module 10 to each input / output card (I1 ~ In), the inside of each device (10, I1 ~ In) There is a flip-flop FF, and the output terminal of each flip-flop FF is connected in series with the flip-flop FF of the rear end.
그리고 제5도는 이 플립플롭(FF)에 토큰 쉬프트(TOKEN SHIFT)라는 동일 클럭을 동기신호로 제공하는 장치로서, 디코더(D1)는 공통 어드레스신호를 디코딩하여 특정 어드레스에서 로우의 신호를 출력한다.FIG. 5 is a device for providing the same clock, token shift, to the flip-flop FF as a synchronization signal. The decoder D1 decodes the common address signal and outputs a row signal at a specific address.
따라서 토큰을 쉬프트시키기 위해서는 상기 디코더(D1)로 특정 어드레스의 신호를 출력하여 상기 디코더(D1)의 출력이 로우가 되게 한 상태에서 리드신호(/RD)를 출력하게 되면, 상기 플립플롭(FF)이 입력신호를 후단으로 연속하여 출력하게 된다.Therefore, in order to shift the token, when the signal of the specific address is output to the decoder D1 and the read signal / RD is output while the output of the decoder D1 becomes low, the flip-flop FF This input signal is continuously output to the rear stage.
한편, 제6도는 각 입/출력 카드(I1~In) 내부에 구비되어 씨피유 모듈(10)로부터의 제어신호에 따라서 지정된 입/출력 카드(I1~In)의 메모리(도면 미표시)를 선택하기 위한 칩선택신호(/CS)를 발생시키는 본 고안의 래치부(30)의 구성도로서, 제2도의 종래 회로에서 사용된 디프 스위치(B) 대신 래치(22)를 사용하며, 버퍼(23)를 두어 상기 래치(22)의 값을 데이타 버스를 통해 확인할 수 있는 기능으로 되어 있다.6 is provided inside each of the input / output cards I1 to In to select a memory (not shown) of the specified input / output cards I1 to In according to a control signal from the CPI module 10. As a block diagram of the latch unit 30 of the present invention for generating a chip select signal / CS, the latch 22 is used instead of the deep switch B used in the conventional circuit of FIG. In other words, the value of the latch 22 can be confirmed through the data bus.
상기와 같이 구성된 본 고안의 피엘씨의 입/출력 카드 선택회로에 대하여 그 작용과 효과를 상세히 설명하면 다음과 같다.The operation and effects of the PLC input / output card selection circuit of the present invention configured as described above will be described in detail as follows.
먼저, 본 고안의 회로는 제2도의 종래의 장치가 디프 스위치(B)에 의해 어드레스 비교를 위한 데이타를 설정하고 그 설정 어드레스를 씨피유 모듈(1)로부터 출력되는 어드레스와 비교하여 두 값이 같을 때 메모리에 대한 칩선택신호(/CS)를 발생시키는 것과는 달리 디프 스위치(B)를 사용하지 않고 씨피유 모듈(10)에서 전송되는 코튼신호(TOKEN)에 의해 특정 입출력 카드(I1~In)를 선택할 수 있게 한다.First, in the circuit of the present invention, when the conventional apparatus of FIG. 2 sets data for address comparison by the deep switch B and compares the set address with the address output from the CPI module 1, the two values are the same. Unlike generating the chip select signal (/ CS) for the memory, a specific input / output card (I1 to In) can be selected by the cotton signal (TOKEN) transmitted from the CPI module 10 without using the deep switch (B). To be.
먼저, 본 고안에 따른 제4도의 회로는 각 입/출력 카드(I1~In)의 플립플롭(FF)들이 서로 종속 연결됨으로써 일종의 쉬프트 레지스터 형태를 갖게 된다.First, in the circuit of FIG. 4 according to the present invention, the flip-flops FF of each input / output card I1 to In are cascaded to each other to have a kind of shift register.
그리고, 씨피유 모듈(10)은 각 입/출력 카드(I1~In) 중에서 특정 입/출력 카드(I1~In)를 선택하기 위한 데이타 신호인 토큰신호(TOKEN)를 발생시켜 후단에 연결된 입/출력 카드(I1~In)로 전송하게 되며, 각 입/출력 카드(I1~In)의 플립플롭(FF)이 쉬프트 레지스터로서 입력 데이타를 쉬프트하도록 하는 신호(TOKEN SHIFT)가 제5도와 같은 회로에 의해 생성된다.In addition, the CPI module 10 generates a token signal TOKEN, which is a data signal for selecting a specific input / output card I1 to In, from among the input / output cards I1 to In, and is connected to the rear end. The signal TOKEN SHIFT which transfers to the cards I1 to In, and causes the flip-flop FF of each input / output card I1 to In to shift the input data as a shift register, is performed by a circuit as shown in FIG. Is generated.
즉, 씨피유 모듈(10)은 원하는 토큰의 값을 플립플롭(FF)에 기록한 다음 특정 어드레스 영역에 대하여 읽기 동작을 한번씩 수행한다.That is, the CPI module 10 writes a value of a desired token to a flip-flop FF and then performs a read operation once for a specific address area.
이때 토큰 쉬프트(TOKEN SHIFT)라는 트리거 펄스가 매번 발생하며, 각 입/출력 카드(I1~In)는 공통 어드레스 버스를 가지고 있으므로 동일 시간에 같은 트리거 입력(TOKEN SHIFT)을 받게 된다.At this time, a trigger pulse called TOKEN SHIFT occurs every time. Since each input / output card I1 to In has a common address bus, the same trigger input TOKEN SHIFT is received at the same time.
각 입/출력 카드(I1~In)의 플립플롭(FF)은 서로 직렬 연결되어 쉬프트 레지스터 작용을 하므로 씨피유 모듈(10)에서 생성한 토큰을 후단의 플립플롭(FF)으로 전달하게 된다.Since the flip-flops FF of each of the input / output cards I1 to In are connected to each other in series to act as a shift register, the token generated by the CPI module 10 is transferred to the flip-flop FF of the rear stage.
만일, 씨피유 모듈(10)에서 0→1→1→1→1→1→1→1→1,,,,의 신호를 발생시킨다면 씨피유 모듈(10)에서 가장 가깝게 연결된 입/출력 카드(I1)부터 순차적으로 토큰 값 0을 한번씩 갖게 된다.If the CPI module 10 generates a signal of 0 → 1 → 1 → 1 → 1 → 1 → 1 → 1 → 1 ,,,, the input / output card I1 most closely connected to the CPI module 10 is generated. From then on, token value 0 will be obtained once.
이러한 방법으로 각 입/출력 카드(I1~In)를 연결하는 단 1개의 신호선에 의해 각 입/출력 카드(I1~In)를 고유하게 선택 제어할 수 있게 된다.In this manner, each input / output card I1 to In can be selectively controlled by only one signal line connecting each input / output card I1 to In.
한편, 상기와 같은 신호에 의해 특정 입/출력 카드(I1~In)가 인에이블되어 그 내부에 있는 메모리에 대하여 칩선택신호(/CS)를 발생시키기 위한 조건은 다음과 같다.On the other hand, specific input / output cards I1 to In are enabled by the above signals, and the conditions for generating the chip selection signal / CS for the memory therein are as follows.
즉, 입/출력 카드(I1~In)의 데이타 입력단에 위치하고 있는 플립플롭(FF)에 로우의 신호(/ MY TOKEN)가 인가되어 있고, 입/출력 카드를 선택하는 것을 지정하는 토큰 쉬프트 선택신호(TOKEN SHIFT SEL)가 액티브 하이인 상태에서 입/출력 카드(I1~In) 내부의 메모리에 대한 데이타 쓰기 신호(/WR)가 액티브 로우가 되어야 한다.That is, the token shift selection signal specifying the selection of the input / output card is applied to a low signal (/ MY TOKEN) applied to the flip-flop FF located at the data input terminal of the input / output cards I1 to In. With (TOKEN SHIFT SEL) active high, the data write signal (/ WR) to the memory inside the input / output cards I1 to In must be active low.
상기 신호(/MY TOKEN)는 한 번에 하나의 입/출력 카드(I1~In)에서만 로우가 되므로 이 값에 의해 각 입/출력 카드(I1~In)를 독립적으로 세팅할 수 있게 된다.Since the signal / MY TOKEN becomes low at only one input / output card I1 to In at a time, each input / output card I1 to In can be set independently by this value.
씨피유 모듈(10)에서는 토큰 값이 로우인 입/출력 카드(I1~In)를 위한 설정값을 토큰 쉬프트 번지에 한번 써줌으로써 세팅이 끝나게 되며, 확인작업은 토큰 쉬프트 번지값을 읽음으로써 가능하게 된다.In the CPI module 10, the setting is completed by writing the set value for the input / output cards I1 to In with the token value low to the token shift address once, and the checking operation is possible by reading the token shift address value. .
읽기와 동시에 제5도의 회로로부터 발생되는 토큰 쉬프트 신호(TOKEN SHIFT)의 작용에 의해 토큰은 다음 입/출력 카드(I1~In)로 넘어가게 되므로 현재 어느 입/출력 카드(I1~In)가 토큰값 로우를 가지고 있는지를 알 수 있게 된다.At the same time as reading, the token shift signal (TOKEN SHIFT) generated from the circuit of FIG. 5 passes the token to the next input / output card (I1 ~ In), so any input / output card (I1 ~ In) is currently token. You can see if it has a value row.
상기의 신호(/MY TOKEN, TOKEN SHIFT SEL, /WR)가 오아 게이트(21)를 통해 래치(22)에 래치 클럭신호로 인가되면, 상기 래치(22)는 래치 클럭신호가 하이가 될 때마다 입력 데이타를 래치하여 후단의 비교기(24)로 출력한다.When the signal / MY TOKEN, TOKEN SHIFT SEL, / WR is applied as a latch clock signal to the latch 22 through the OR gate 21, the latch 22 is generated whenever the latch clock signal becomes high. The input data is latched and output to the comparator 24 at a later stage.
상기 비교기(24)는 이 입력 데이타와 어드레스 버스의 상위 8비트를 서로 비교하여 두 값이 서로 같으면 메모리에 대한 칩선택신호(/CS)를 출력하게 된다.The comparator 24 compares the input data with the upper 8 bits of the address bus and outputs a chip select signal (/ CS) for the memory if the two values are the same.
따라서, 씨피유 모듈(10)에서 특정 입/출력 카드(I1~In)를 선택하기 위한 토큰신호를 연속으로 보내어 특정 카드를 인에이블 시키고 이때 데이타 버스를 통해 출력된 데이타를 어드레스 버스의 데이타와 비교함으로써 지정한 입/출력 카드(I1~In)내의 메모리를 액세스할 수 있게 된다.Therefore, the CPI module 10 continuously sends token signals for selecting specific input / output cards I1 to In to enable a specific card, and compares the data output through the data bus with the data on the address bus. The memory in the specified input / output cards I1 to In can be accessed.
이상에서와 같이 본 고안은 피엘씨의 입/출력 카드를 소프트웨어적인 방법에 의해 선택 제어할 수 있게 하는 효과를 준다.As described above, the present invention has an effect of selectively controlling the input / output card of the PL by a software method.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930023677U KR200148658Y1 (en) | 1993-11-11 | 1993-11-11 | A circuit selecting input/output card of plc |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930023677U KR200148658Y1 (en) | 1993-11-11 | 1993-11-11 | A circuit selecting input/output card of plc |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015208U KR950015208U (en) | 1995-06-17 |
| KR200148658Y1 true KR200148658Y1 (en) | 1999-06-15 |
Family
ID=19367609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930023677U KR200148658Y1 (en) | 1993-11-11 | 1993-11-11 | A circuit selecting input/output card of plc |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200148658Y1 (en) |
-
1993
- 1993-11-11 KR KR2019930023677U patent/KR200148658Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015208U (en) | 1995-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818350A (en) | High performance method of and system for selecting one of a plurality of IC chip while requiring minimal select lines | |
| US5293623A (en) | Random access memory based buffer memory and associated method utilizing pipelined look-ahead reading | |
| KR930004426B1 (en) | Dual-port memory and its fabrication method | |
| US4394753A (en) | Integrated memory module having selectable operating functions | |
| KR0164395B1 (en) | Semiconductor memory device and its read/write method | |
| US5394541A (en) | Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals | |
| US5663922A (en) | Method for the anticipated reading of serial access memory, and memory pertaining thereto | |
| US5650967A (en) | Method and apparatus for writing and erasing flash memory | |
| JP2006127653A (en) | Memory element | |
| US5375218A (en) | DMA channel control apparatus capable of assigning independent DMA transfer control line to respective expansion slots | |
| US20050180240A1 (en) | Method and system for fast memory access | |
| KR930017025A (en) | Multiserial Access Memory | |
| US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
| US4101973A (en) | Random access memory with volatile data storage | |
| KR200148658Y1 (en) | A circuit selecting input/output card of plc | |
| US6611462B2 (en) | Semiconductor integrated circuit | |
| US6272570B1 (en) | IC memory card | |
| US5577005A (en) | Circuit for using chip information | |
| US5394364A (en) | High-speed memory readout circuit using a single set of data buffers | |
| US6895478B2 (en) | Memory control circuit | |
| EP0447776A2 (en) | Programmable controller | |
| JPH05189296A (en) | Simultaneous writing access device for single-bit memory | |
| KR100460761B1 (en) | Device supporting microcontroller development system | |
| US5542063A (en) | Digital data processing system with facility for changing individual bits | |
| US5357619A (en) | Paged memory scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20031229 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |