KR20010113152A - Method for forming via hole of semiconductor device - Google Patents
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Abstract
본 발명은 건식 식각을 사용하는 비아홀의 형성 방법에 관한 것으로, 제 1 금속 배선이 형성된 반도체 기판 상에 제 1 CVD 산화막, 유동성 산화막 및 제 2 CVD 산화막을 차례로 형성한다. 포토레지스트 패턴을 식각 마스크로 제 1 금속 배선이 노출되도록 제 2 CVD 산화막, 유동성 산화막 및 제 1 CVD 산화막을 차례로 건식 식각하여 비아홀을 형성한다. 비아홀 개구부의 제 2 CVD 산화막을 RF 식각하여 비아홀의 상부 직경이 하부 직경에 비해 확장되도록 한다. 이와 같은 방법에 의하면, 비아홀 형성시 건식 식각만을 사용하므로 층간절연막에 결함이 발생하는 것을 방지할 수 있고, 공정 단계를 축소시킬 수 있다.The present invention relates to a method for forming a via hole using dry etching, wherein a first CVD oxide film, a fluid oxide film, and a second CVD oxide film are sequentially formed on a semiconductor substrate on which a first metal wiring is formed. The second CVD oxide film, the fluid oxide film, and the first CVD oxide film are sequentially dry-etched to form a via hole so that the first metal wiring is exposed using the photoresist pattern as an etching mask. The second CVD oxide film in the via hole opening is RF-etched to allow the upper diameter of the via hole to extend relative to the lower diameter. According to this method, since only dry etching is used to form the via holes, defects may be prevented from occurring in the interlayer insulating film, and process steps may be reduced.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 하부 금속 배선과 상부 금속 배선을 접속시키기 위한 비아홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a via hole for connecting a lower metal wiring and an upper metal wiring.
반도체 소자의 금속 배선이 다층 구조로 형성되면서 하부 금속 배선과 상부 금속 배선을 전기적으로 연결하기 위해 비아를 형성한다. 이때, 하부 금속 배선과 상부 금속 배선을 절연시키기 위한 층간절연막으로 유동성 산화막(flowable oxide; FOX)을 사용한다. 유동성 산화막은 갭 필링(gap filling) 및 평탄화 특성이 우수하고 제조 공정이 단순하다는 장점이 있지만, 흡습성이 강하고 아웃개싱(outgassing)이 발생하는 문제가 있다.As the metal wiring of the semiconductor device is formed in a multilayer structure, vias are formed to electrically connect the lower metal wiring and the upper metal wiring. At this time, a flowable oxide (FOX) is used as an interlayer insulating film for insulating the lower metal wiring and the upper metal wiring. The flowable oxide film has advantages of excellent gap filling and planarization characteristics and a simple manufacturing process, but has a problem of strong hygroscopicity and outgassing.
이하, 도 1a 내지 도 1f 및 도 2를 참조하여 종래 기술의 문제점을 설명한다.Hereinafter, the problems of the prior art will be described with reference to FIGS. 1A to 1F and FIG. 2.
도 1a 내지 도 1f는 종래 기술에 의한 비아홀 형성 방법을 설명하기 위한 단면도들이고, 도 2 는 종래 기술의 문제점을 설명하기 위한 비아홀의 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a via hole according to the prior art, and FIG. 2 is a cross-sectional view of a via hole to describe a problem of the prior art.
도 1a를 참조하면, 제 1 금속 배선(12)이 형성된 반도체 기판(10) 전면에 제 1 CVD(chemical vapor deposition) 산화막(14), 유동성 산화막(15) 및 제 2 CVD 산화막(16)을 차례로 적층하여 제 1 금속 배선(12)을 덮는 층간절연막(17)을 형성한다.Referring to FIG. 1A, a first chemical vapor deposition (CVD) oxide film 14, a flowable oxide film 15, and a second CVD oxide film 16 are sequentially disposed on an entire surface of the semiconductor substrate 10 on which the first metal wiring 12 is formed. The interlayer insulating film 17 covering the first metal wiring 12 is formed by laminating.
도 1b 내지 1d를 참조하면, 제 2 CVD 산화막(16) 상에 비아홀(23)을 형성하기 위한 포토레지스트 패턴(20)을 형성한다. 포토레지스트 패턴(20)을 식각 마스크로 제 2 CVD 산화막(16)의 상부를 습식 식각하여 언더컷(22)을 형성한다. 그러면, 비아홀(23)의 개구부가 넓어지므로 비아를 형성하는 후속 공정에서 비아홀(23) 내부를 보이드 없이 알루미늄으로 채우기가 용이해진다. 이어서, 제 2 CVD산화막(16), 유동성 산화막(15) 및 제 1 CVD 산화막(14)을 차례로 건식 식각하여 제 1 금속 배선(12)의 소정 영역을 노출시키는 비아홀(23)을 형성한다.1B to 1D, a photoresist pattern 20 for forming the via hole 23 is formed on the second CVD oxide film 16. The undercut 22 is formed by wet etching the upper portion of the second CVD oxide layer 16 using the photoresist pattern 20 as an etching mask. Then, since the opening of the via hole 23 is widened, it is easy to fill the inside of the via hole 23 with aluminum without voids in a subsequent process of forming a via. Subsequently, the second CVD oxide film 16, the flowable oxide film 15, and the first CVD oxide film 14 are sequentially dry-etched to form a via hole 23 exposing a predetermined region of the first metal wiring 12.
도 1e를 참조하면, 포토레지스트 패턴(20)을 제거한 후, RF(radio frequency) 식각으로 비아홀(23)의 내측벽 및 비아홀(23) 바닥에 노출된 제 1 금속 배선(12)의 표면을 식각한다. 그러면, 습식 식각 및 건식 식각을 진행하면서 형성된 비아홀(23) 내측벽의 굴곡이 완만해지고, 제 1 금속 배선(12)의 상부에 형성된 산화막이 제거된다.Referring to FIG. 1E, after removing the photoresist pattern 20, the surface of the first metal wire 12 exposed to the inner wall of the via hole 23 and the bottom of the via hole 23 is etched by RF (radio frequency) etching. do. As a result, the bending of the inner wall of the via hole 23 formed during the wet etching and the dry etching becomes smooth, and the oxide film formed on the upper portion of the first metal wire 12 is removed.
도 1f를 참조하면, 비아홀(23)을 포함하는 반도체 기판(10) 전면에 도전막(25), 예를 들어 알루미늄 막을 형성한다. 패터닝 공정으로 도전막(25)을 식각하여 비아홀(23)을 채우는 비아 및 비아를 덮는 제 2 금속 배선을 형성한다.Referring to FIG. 1F, a conductive film 25, for example, an aluminum film, is formed on the entire surface of the semiconductor substrate 10 including the via holes 23. In the patterning process, the conductive layer 25 is etched to form a via filling the via hole 23 and a second metal wiring covering the via.
이와 같은 종래 기술에 의하면, 도 2에 도시된 바와 같이, 비아홀(23)의 개구부를 확장시키기 위한 습식 식각시에 사용되는 용액 성분들이 제 2 CVD 산화막(16)의 내부에 형성된 핀홀(pin hole)들을 통하여 유동성 산화막(15)으로 침투하게 된다. 이로 인해, 유동성 산화막(15)의 일부분이 불가사리 형태로 식각되는 불가사리 결함이 생성된다.According to this conventional technique, as shown in FIG. 2, the solution components used in the wet etching for expanding the opening of the via hole 23 are pin holes formed in the second CVD oxide film 16. Penetrates into the flowable oxide film 15 through them. As a result, starfish defects are generated in which a part of the fluidized oxide film 15 is etched in the form of a starfish.
이후, 제 2 금속 배선(25)으로 알루미늄 막을 형성하면 유동성 산화막(15)의 결함 부위에서 발생하는 아웃개싱(outgassing)에 의해 알루미늄 막이 팽창하여 알루미늄 배선(25) 간에 브리지(bridge)가 유발된다.Subsequently, when the aluminum film is formed of the second metal wire 25, the aluminum film is expanded by outgassing occurring at the defect site of the fluidized oxide film 15, causing a bridge between the aluminum wires 25.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 습식 식각을사용하지 않고 건식 식각만을 사용하는 비아홀 형성 방법을 제공하는 데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a via hole forming method using only dry etching without using wet etching.
도 1a 내지 도 1f은 종래 기술에 의한 비아홀 형성 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of forming a via hole according to the prior art.
도 2는 종래 기술의 문제점을 설명하기 위한 비아홀의 단면도이다.2 is a cross-sectional view of a via hole for explaining the problem of the prior art.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 비아홀 형성 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of forming a via hole according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 100 : 반도체 기판 12, 102: 제 1 금속 배선10, 100: semiconductor substrate 12, 102: first metal wiring
14, 104 : 제 1 CVD 산화막 15, 105 : 유동성 산화막14, 104: first CVD oxide film 15, 105: flowable oxide film
16, 106 : 제 2 CVD 산화막 20, 120 : 포토레지스트 패턴16, 106: second CVD oxide film 20, 120: photoresist pattern
23, 122 : 비아홀 25, 125 : 도전막23, 122: via hole 25, 125: conductive film
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 비아홀 형성 방법은, 반도체 기판의 소정 영역에 금속 배선을 형성하는 단계; 상기 금속 배선을 포함하는 상기 반도체 기판 전면에 절연막을 형성하는 단계; 상기 절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 절연막을 건식 식각하여 상기 금속 배선의 소정 영역을 노출시키는 오프닝을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 오프닝의 개구부를 경사지게 건식 식각하여 상기 오프닝의 상부 직경이 하부 직경에 비해 상대적으로 크게 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.According to the present invention for achieving the above object, a method of forming a via hole of a semiconductor device includes the steps of forming a metal wiring in a predetermined region of a semiconductor substrate; Forming an insulating film on an entire surface of the semiconductor substrate including the metal wires; Forming a photoresist pattern on the insulating film; Dry etching the insulating layer using the photoresist pattern as an etching mask to form an opening exposing a predetermined region of the metal wire; Removing the photoresist pattern; And dry-etching the opening of the opening in an inclined manner so that the upper diameter of the opening is formed relatively larger than the lower diameter.
본 발명의 바람직한 실시예에 의하면, 상기 절연막은 제 1 CVD 산화막, 유동성 산화막(flowable oxide) 및 제 2 CVD 산화막을 적층하여 형성하되 상기 제 2 CVD 산화막은 상기 제 1 CVD 산화막에 비해 건식 식각 속도가 빠른 막인 것이 적합하다.According to a preferred embodiment of the present invention, the insulating film is formed by stacking a first CVD oxide, a flowable oxide (flowable oxide) and a second CVD oxide film, the second CVD oxide film has a dry etching rate compared to the first CVD oxide film It is suitable to be a fast membrane.
또한, 상기 오프닝 상부를 경사지게 건식 식각하는 단계는 아르곤 가스를 사용하는 RF(radio frequency) 식각으로 상기 제 2 CVD 산화막을 식각하여 상기 오프닝 상부의 직경이 상기 하부 직경보다 1000 Å 이상 확대되도록 하는 것이 바람직하다.In the dry etching of the upper portion of the opening, the second CVD oxide layer may be etched by RF (radio frequency) etching using argon gas so that the diameter of the upper portion of the opening may be larger than 1000 보다 over the lower diameter. Do.
(실시예)(Example)
이하, 도 3a 내지 도 3e를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3E.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 비아홀 형성 과정을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a via hole forming process according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(100)의 소정 영역에 제 1 금속 배선(102)을 형성한다. 제 1 금속 배선(102)을 포함하는 반도체 기판(100) 전면에 콘포말한 제 1 CVD 산화막(104)을 형성한다. 제 1 CVD 산화막(104) 상에 유동성 산화막(105)을 형성하여 평탄화한 후 유동성 산화막(105) 상에 제 2 CVD 산화막(106)을 형성한다. 그러면, 제 1 금속 배선(102)을 전기적으로 절연시키기 위한 층간절연막(107)이 완성된다.Referring to FIG. 3A, the first metal wire 102 is formed in a predetermined region of the semiconductor substrate 100. A conformal first CVD oxide film 104 is formed over the entire semiconductor substrate 100 including the first metal wiring 102. After forming and planarizing the flowable oxide film 105 on the first CVD oxide film 104, the second CVD oxide film 106 is formed on the flowable oxide film 105. Then, the interlayer insulating film 107 for electrically insulating the first metal wiring 102 is completed.
이때, 후속 공정으로 진행되는 비아홀(122)의 개구부를 확장시키기 위한 RF 식각 공정에서 제 2 CVD 산화막(106)의 식각이 용이해지도록 기존의 CVD 산화막에 비해 식각 속도가 빠른 CVD 산화막이 형성되도록 하는 것이 바람직하다.At this time, in order to facilitate the etching of the second CVD oxide layer 106 in the RF etching process for expanding the opening of the via hole 122 to be performed in a subsequent process, a CVD oxide layer having a higher etching rate than that of the conventional CVD oxide layer is formed. It is preferable.
도 3b 및 3c를 참조하면, 제 2 CVD 산화막(106) 상에 포토레지스트막을 형성한 후 패터닝하여 포토레지스트 패턴(120)을 형성한다. 포토레지스트 패턴(120)을 식각 마스크로 제 2 CVD 산화막(106), 유동성 산화막(105) 및 제 1 CVD 산화막(104)을 차례로 건식 식각하여 제 1 금속 배선(102)의 소정 영역을 노출시키는 비아홀(122)을 형성한다. 이후, 산소 플라즈마 애싱(O2plasma ashing) 공정으로 포토레지스트 패턴(120)을 제거한다.3B and 3C, a photoresist film is formed on the second CVD oxide film 106 and then patterned to form a photoresist pattern 120. A via hole exposing a predetermined region of the first metal interconnection 102 by dry etching the second CVD oxide film 106, the flowable oxide film 105, and the first CVD oxide film 104 in order using the photoresist pattern 120 as an etching mask. And form 122. Then, an oxygen plasma ashing (O 2 plasma ashing) process to remove the photoresist pattern 120.
도 3d를 참조하면, 제 2 CVD 산화막(106)의 상부를 RF 식각 공정으로 식각하여, 비아홀(122)의 개구부를 확장시킨다. RF 식각은 고진공 상태에서 아르곤 가스를 주입하여 진행된다. 좀더 구체적으로는, 반도체 기판이 로딩된 고진공 상태의 챔버 내로 아르곤 가스를 주입한 후 RF 전력을 인가하여 플라즈마를 형성한다. 동시에, 반도체 기판에는 바이어스(bias)를 인가하여 이온화된 아르곤 입자들을 반도체 기판 쪽으로 가속시키게 된다. 그러면, 아르곤 이온들이 반도체 기판에 충돌하게 되고 이로 인해 식각이 이루어지게 된다.Referring to FIG. 3D, the upper portion of the second CVD oxide film 106 is etched by an RF etching process to extend the opening of the via hole 122. RF etching is performed by injecting argon gas under high vacuum. More specifically, the plasma is formed by injecting argon gas into a high vacuum chamber loaded with a semiconductor substrate and then applying RF power. At the same time, a bias is applied to the semiconductor substrate to accelerate the ionized argon particles toward the semiconductor substrate. Then, argon ions collide with the semiconductor substrate, which causes etching.
이때, 비아홀(122)의 개구부를 경사지게 식각하여 비아홀(122)의 상부 직경이 하부 직경에 비해 확장되도록 하기 위해서는 기존의 공정에 비해 압력을 증가시키고 반도체 기판(100)에 인가되는 바이어스는 감소시키는 것이 바람직하다. 또한, 후속 공정에서 비아홀(122) 내부를 보이드(void) 없이 도전막으로 채우기 위해서는 비아홀(122)의 상부 직경이 하부 직경에 비하여 1000 Å 이상 확장되도록 식각하는 것이 바람직하다.At this time, in order to etch the opening of the via hole 122 inclined so that the upper diameter of the via hole 122 is expanded compared to the lower diameter, it is necessary to increase the pressure and reduce the bias applied to the semiconductor substrate 100 in comparison with the existing process. desirable. In addition, in the subsequent process, in order to fill the inside of the via hole 122 with a conductive film without a void, it is preferable to etch the upper diameter of the via hole 122 to extend at least 1000 Å over the lower diameter.
비아홀(122)의 개구부를 확장시키기 위한 RF 식각 공정이 종료되면, 이어서 비아홀(122)의 내측벽 및 노출된 제 1 금속 배선(102) 상에 형성된 산화막을 제거하기 위한 추가 RF 식각을 진행한다. 이러한 추가 식각 공정은 비아홀(122)의 개구부를 확장시키기 위해 진행되었던 식각 공정에 비해 공정 압력은 감소시키고 반도체 기판(100)에 인가되는 바이어스는 증가시킨 조건 하에서 진행하는 것이 바람직하다. 그러면, 비아홀(122) 내측벽의 굴곡이 완만해지고, 제 1 금속 배선(102)의 표면에 형성된 산화막도 제거된다.After the RF etching process for expanding the opening of the via hole 122 is completed, further RF etching is performed to remove the oxide film formed on the inner wall of the via hole 122 and the exposed first metal wiring 102. The additional etching process is preferably performed under the condition that the process pressure is reduced and the bias applied to the semiconductor substrate 100 is increased, compared to the etching process, which is performed to expand the opening of the via hole 122. As a result, the bending of the inner wall of the via hole 122 is smoothed, and the oxide film formed on the surface of the first metal wiring 102 is also removed.
도 3e를 참조하면, 개구부가 확장된 비아홀(122)이 형성된 결과물 전면에 도전막(125), 예를 들어 알루미늄 막을 형성한다. 이후, 도전막(125)을 패터닝하여 비아홀(122) 내부를 채우는 비아 및 비아를 덮는 제 2 금속 배선을 형성한다.Referring to FIG. 3E, the conductive layer 125, for example, an aluminum layer, is formed on the entire surface of the resultant formed through-hole via 122. Thereafter, the conductive layer 125 is patterned to form a via filling the inside of the via hole 122 and a second metal wiring covering the via.
종래 기술에 의하면, 비아홀을 형성하는 공정이 비아홀의 개구부를 확장시키기 위한 습식 식각 및 후속 건식 식각을 통하여 진행되어, 습식 식각시의 식각 용액이 층간절연막을 손상시키는 문제가 발생하였다. 이에 반해, 본 발명은 비아홀(122)의 개구부를 형성하는 제 2 CVD 산화막(106)을 식각 속도가 빠른 막으로 형성하고 RF 식각의 공정 조건을 변화시켜 비아홀(122)의 개구부가 확장되도록 식각하는 방법을 제공함으로써, 건식 식각만을 사용하여 비아홀(122)을 형성하는 것을 가능하게 한다.According to the related art, a process of forming a via hole is performed through wet etching and subsequent dry etching to expand the opening of the via hole, thereby causing a problem that the etching solution during the wet etching damages the interlayer insulating layer. In contrast, the present invention forms the second CVD oxide layer 106 forming the opening of the via hole 122 as a film having a high etching rate, and changes the process conditions of the RF etching to etch the opening of the via hole 122 to be expanded. By providing a method, it is possible to form the via holes 122 using only dry etching.
본 발명은 건식 식각만을 사용하여 비아홀을 형성함으로써 층간절연막이 손상되는 것을 방지할 수 있을 뿐만 아니라 기존의 습식 식각과 건식 식각을 사용하는 경우에 비해 공정 단계를 축소시킬 수 있어 생산성을 향상시키는 효과가 있다.The present invention not only prevents the interlayer insulating layer from being damaged by forming via holes using dry etching but also reduces the process steps compared to conventional wet and dry etching, thereby improving productivity. have.
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