KR20010103985A - High level data link system for effectively controlling last data thereof - Google Patents
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Abstract
본 발명은 최종 데이터를 효율적으로 처리하는 하이 레벨 데이터 링크 제어 시스템에 관한 것으로, 데이터로 구성되는 프래임을 전송하는 중앙처리장치 코아, 상기 프래임이 기입되는 선입선출부, 상기 선입선출부로부터 출력되는 데이터를 외부로 송신하는 전송부, 및 상기 프래임의 최종 데이터가 3바이트 이하로 구성될 때 상기 3바이트 이하의 최종 데이터가 1워드로써 상기 선입선출부에 기입되도록 하는 하이 레벨 데이터 링크 콘트롤러를 구비함으로써 전송 프래임의 최종 데이터가 2 또는 3바이트로 구성될 경우라도 소프트웨어적으로 사용하기가 용이하다.The present invention relates to a high level data link control system for efficiently processing final data, comprising: a central processing unit core for transmitting a frame consisting of data, a first-in first-out unit to which the frame is written, and data output from the first-in first-out unit. A transmission unit for transmitting the data to the outside, and a high level data link controller for allowing the final data of the three bytes or less to be written in the first-in first-out portion as one word when the final data of the frame is composed of three bytes or less. Even if the frame's final data consists of two or three bytes, it is easy to use in software.
Description
본 발명은 통신 시스템에 관한 것으로서, 특히 하이 레벨 데이터 링크 제어 시스템에 관한 것이다.The present invention relates to a communication system, and more particularly to a high level data link control system.
고속 데이터 전송을 능률적으로 실행하기 위한 제어 방식의 하나로 하이 레벨 데이터 링크 제어가 있다. 하이 레벨 데이터 링크 제어에서 통신을 제어하는 순서, 절차는 통신 회선을 통해서 컴퓨터와 컴퓨터, 컴퓨터와 단말기 같이 대향하는 장치 사이에서 정보를 정확하게 송수신하기 위한 통신규약(프로토콜)에 따라 실행한다. 통신규약은 회선의 접속, 데이터 링크의 확립, 정보의 전송, 데이터 링크의 종결, 회선의 절단이란 다섯 가지 위상으로 구성되며 데이터 송수신의 신뢰성과 전송 효율을 높이기 위한 효율적 상호 접속의 제어 순서, 절차가 ISO 표준으로서의 '기본형 데이터 전송 제어 절차'와'하이 레벨 데이터 링크 제어 절차'이다.High level data link control is one of the control methods for efficiently performing high speed data transmission. The procedures and procedures for controlling communication in high level data link control are performed in accordance with a communication protocol (protocol) for accurately transmitting and receiving information between a computer and a counterpart device such as a computer and a terminal through a communication line. The communication protocol consists of five phases: connection of a line, establishment of a data link, transmission of information, termination of a data link, and disconnection of the line.The communication protocol has procedures and procedures for efficient interconnect control to increase the reliability and transmission efficiency of data transmission and reception. The basic data transfer control procedure and the high level data link control procedure as ISO standards.
현재 설계되어있는 하이 레벨 데이터 링크 콘트롤러의 데이터 전송 방식 중 중앙처리장치(Central Processing Unit; CPU)가 전송 선입선출(First In First Out; FIFO) 메모리에 데이터를 기입(write)하는 방법이 있다. 중앙처리장치는 전송 데이터 프래임(frame)의 처음 및 중간 데이터를 FIFO 계속 레지스터를 통해서 FIFO 메모리에 기입하고 프래임의 마지막 데이터는 FIFO 터미널 레지스터를 통해서 FIFO 메모리에 기입한다. FIFO 계속 레지스터와 FIFO 터미널 레지스터는 워드 단위로 동작한다. 만일 전송 데이터 프래임의 마지막 부분이 워드로 종료하지 않고 2 또는 3바이트(byte)로 구성될 경우, 이들은 한 바이트씩 FIFO 계속 레지스터를 통해서 FIFO 메모리에 기입되고 마지막 한 바이트만 FIFO 터미널 레지스터를 통해서 FIFO 메모리에 기입된다. 예컨대, 전송 데이터 프래임의 마지막 부분이 3바이트로 구성되어있을 경우, 2바이트는 FIFO 계속 레지스터를 통해서 하나씩 FIFO 메모리에 기입되고, 마지막 한 바이트는 FIFO 터미널 레지스터를 통해서 FIFO 메모리에 기입된다. 따라서, 전송 데이터는 FIFO 메모리를 불필요하게 많이 차지하게 된다. 이 때문에 전송 데이터 처리 시간이 길어진다. 전송 데이터 프래임의 마지막 부분이 2바이트 또는 3바이트로 구성될 경우 또한, 이들을 소프트웨어(software)적으로 처리하기가 어려울 뿐만 아니라 원활한 데이터 전송이 어려울 수도 있다. 그 이유는 중앙처리장치가 전송 FIFO에 전송할 데이터를 기입하는 방법이 인터럽트 서비스 루틴(Interrupt Service Routine)에서 이루어지는데 데이터 전송을 위해서 전송 FIFO가 비어야만 인터럽트 서비스 루틴에 들어갈 수 있기 때문이다.A central processing unit (CPU) writes data in a first-in-first-out (FIFO) memory among data transmission schemes of currently designed high-level data link controllers. The central processing unit writes the first and middle data of the transmission data frame to the FIFO memory through the FIFO Continue register and the last data of the frame to the FIFO memory through the FIFO terminal register. The FIFO Continue register and the FIFO terminal register operate word by word. If the last part of the transmitted data frame consists of two or three bytes without terminating with a word, they are written one byte into the FIFO memory through the FIFO Continue register, and only the last byte is through the FIFO terminal register. Is filled in. For example, if the last part of the transmission data frame consists of three bytes, two bytes are written to the FIFO memory one by one through the FIFO continue register, and the last one byte is written to the FIFO memory through the FIFO terminal register. Therefore, the transfer data takes up an unnecessarily large amount of FIFO memory. This increases the transmission data processing time. If the last part of the transmission data frame consists of two or three bytes, it may also be difficult to process them in software as well as smooth data transfer. The reason is that the central processing unit writes data to be transmitted to the transmission FIFO in the Interrupt Service Routine because the transmission FIFO must be empty to enter the interrupt service routine for data transmission.
본 발명이 이루고자하는 기술적 과제는 전송 프래임의 최종 데이터가 2 또는 3바이트로 구성될 경우 소프트웨어적으로 사용하기가 용이하고 데이터 전송이 원활한 하이 레벨 데이터 링크 제어 시스템을 제공하는 것이다.An object of the present invention is to provide a high level data link control system that is easy to use software and smooth data transmission when the final data of the transmission frame is composed of 2 or 3 bytes.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 본 발명에 따른 하이 레벨 데이터 링크 제어 시스템의 블록도.1 is a block diagram of a high level data link control system in accordance with the present invention.
도 2는 상기 도 1에 도시된 콘트롤 레지스터의 구조를 개략적으로 도시한 도면.FIG. 2 schematically illustrates the structure of the control register shown in FIG.
도 3은 상기 도 1에 도시된 선입선출부의 구조를 도시한 도면.3 is a view showing the structure of the first-in first-out part shown in FIG.
도 4는 상기 도 1에 도시된 선입선출부에 저장되는 프래임의 최종 데이터가 3바이트일 경우 선입선출부의 동작을 설명하기 위한 도면.4 is a view for explaining the operation of the first-in, first-out unit when the final data of the frame stored in the first-in, first-out unit shown in FIG.
상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,
데이터로 구성되는 프래임을 전송하는 중앙처리장치 코아, 상기 프래임이 기입되는 선입선출부, 상기 선입선출부로부터 출력되는 데이터를 외부로 송신하는 전송부, 및 상기 프래임의 최종 데이터가 3바이트 이하로 구성될 때 상기 3바이트 이하의 최종 데이터가 1워드로써 상기 선입선출부에 기입되도록 하는 하이 레벨 데이터 링크 콘트롤러를 구비하는 것을 특징으로 하는 하이 레벨 데이터 링크 제어 시스템을 제공한다.A central processing unit core for transmitting a frame composed of data, a first-in first-out unit to which the frame is written, a transmission unit to transmit data output from the first-in first-out unit to the outside, and final data of the frame is 3 bytes or less And a high level data link controller for causing final data of less than 3 bytes to be written into the first-in first-out part as one word.
바람직하기는, 상기 선입선출부는 다수개의 레지스터들을 구비하여 상기 프래임을 저장하는 데이터 저장부, 상기 하이 레벨 데이터 링크 콘트롤러에 응답하여상기 데이터 저장부의 대응되는 레지스터에 저장된 데이터를 표시하는 데이터 유효 비트들을 저장하는 데이터 유효 비트 저장부, 및 상기 프래임의 최종 데이터가 상기 데이터 저장부에 저장되는 것을 표시하는 최종 비트 저장부를 구비한다.Preferably, the first-in first-out portion has a plurality of registers to store the frame, and stores data valid bits indicating data stored in a corresponding register of the data store in response to the high level data link controller. A data valid bit storage section, and a final bit storage section indicating that final data of the frame is stored in the data storage section.
바람직하기는 또한, 상기 전송부는 상기 선입선출부로부터 출력되는 데이터를 바이트별로 출력하는 바이트 레지스터, 및 상기 바이트 레지스터로부터 출력되는 데이터를 외부로 송신하는 하이 레벨 데이터 링크 콘트롤 송신기를 구비한다.Preferably, the transmission unit includes a byte register for outputting data output from the first-in, first-out unit for each byte, and a high level data link control transmitter for transmitting data output from the byte register to the outside.
상기 본 발명에 의하여 전송 프래임의 최종 데이터가 2 또는 3바이트로 구성될 경우라도 소프트웨어적으로 사용하기가 용이하다.According to the present invention, even if the final data of the transmission frame is composed of 2 or 3 bytes, it is easy to use in software.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 1은 본 발명에 따른 하이 레벨 데이터 링크 제어 시스템의 블록도이다. 도 1을 참조하면, 본 발명에 따른 하이 레벨 데이터 링크 제어 시스템(101)은 중앙처리장치 코아(CPU core)(111), 하이 레벨 데이터 링크 콘트롤러(High Level Data Link Controller)(121), 선입선출(First-In First-Out; FIFO)부(131) 및 전송부(161)을 구비한다. 전송부(161)는 바이트 레지스터(Byte Register)(141) 및 하이 레벨 데이터 링크 제어 송신기(Transmitter)(151)를 구비한다.선입선출부(131)는 데이터 저장부(133), 데이터 유효 비트(data valid bit) 저장부(137) 및 최종(last) 비트 저장부(139)를 구비한다. 데이터 저장부(133)는 선입선출 연속 레지스터(FIFO Continue Register)(134)와 선입선출 터미널 레지스터(FIFO Terminal Register)(135)를 구비한다. 선입선출 연속 레지스터(134)와 선입선출 터미널 레지스터(135)는 물리적으로 동일한 메모리에 위치하지만 메모리 내의 어드레스가 다르게 지정된다.1 is a block diagram of a high level data link control system in accordance with the present invention. Referring to FIG. 1, the high level data link control system 101 according to the present invention includes a central processing unit (CPU) core 111, a high level data link controller 121, and first-in first-out. (First-In First-Out; FIFO) unit 131 and a transmission unit 161. The transmitting unit 161 includes a byte register 141 and a high level data link control transmitter 151. The first-in first-out unit 131 includes a data storage unit 133 and a data valid bit ( data valid bit) storage section 137 and last bit storage section 139. The data storage unit 133 includes a FIFO Continue Register 134 and a FIFO Terminal Register 135. The first-in, first-out serial register 134 and the first-in, first-out terminal register 135 are located in the same physical memory, but have different addresses in the memory.
중앙처리장치 코아(111)는 선입선출부(131)에 전송할 프래임(frame)(fr)을 기입한다. 프래임(fr)은 하이 레벨 데이터 링크 제어 시스템(101)으로부터 외부로 송신될 데이터이다. 프래임(fr)은 다수개의 바이트(byte)들로 구성되며, 1바이트는 8개의 비트로 구성된다. 중앙처리장치 코아(111)는 프래임(fr)의 데이터 중 처음 데이터와 중간 데이터는 선입선출 연속 레지스터(134)에 기입하고, 프래임(fr)의 최종 데이터는 선입선출 터미널 레지스터(135)에 기입한다. 중앙처리장치 코아는 마이크로프로세서로 구성할 수도 있다.The central processing unit core 111 writes a frame fr to be transmitted to the first-in, first-out unit 131. The frame fr is data to be transmitted from the high level data link control system 101 to the outside. The frame (fr) is composed of a plurality of bytes, and one byte is composed of eight bits. The central processing unit core 111 writes the first data and the intermediate data of the frame fr into the first-in first-out continuous register 134 and the final data of the frame fr into the first-in first-out terminal register 135. . The central processing unit core may be configured as a microprocessor.
하이 레벨 데이터 링크 콘트롤러(121)는 콘트롤 레지스터(Control Register)(125)를 구비한다. 콘트롤 레지스터(125)는 도 2에 구체적으로 도시되어있다. 도 2를 참조하면, 콘트롤 레지스터(125)는 다수개의 비트들을 저장하며, 특별히 선입선출부(131)의 데이터 유효 비트 저장부(137)를 제어하기 위한 데이터 유효 표시 비트들(k1, k2)을 저장한다. 데이터 유효 표시 비트들(k1, k2)은 그 값에 따라 다음 표 1과 같은 기능을 갖는다.The high level data link controller 121 has a control register 125. The control register 125 is shown in detail in FIG. Referring to FIG. 2, the control register 125 stores a plurality of bits, and in particular, the data valid indication bits k1 and k2 for controlling the data valid bit storage unit 137 of the first-in first-out unit 131. Save it. The data valid indication bits k1 and k2 have a function as shown in Table 1 according to the value thereof.
도 1에 나타낸 바와 같이 데이터 유효 표시 비트들(k1, k2)의 값에 따라 프래임(fr)의 최종 데이터의 전송 단위가 제어된다. 상기 프래임(fr)의 처음 데이터와 중간 데이터가 전송될 때 데이터 유효 표시 비트들(k1, k2)은 '00'으로 표시된다.As shown in Fig. 1, the transmission unit of the final data of the frame fr is controlled according to the values of the data valid indication bits k1 and k2. When the first data and the intermediate data of the frame fr are transmitted, the data valid indication bits k1 and k2 are marked as '00'.
표 1에 정의된 데이터 유효 표시 비트들(k1, k2)의 기능은 하이 레벨 데이터 링크 제어 시스템(101)의 특성에 따라 다르게 정의될 수도 있다.The function of the data valid indication bits k1, k2 defined in Table 1 may be defined differently depending on the characteristics of the high level data link control system 101.
선입선출부(131)는 데이터 저장부(133), 데이터 유효 비트 저장부(137) 및 최종 비트 저장부(139)를 구비한다. 선입선출부(131)는 도 3에 구체적으로 도시되어있다. 도 3을 참조하면, 데이터 저장부(133)는 8개의 레지스터들(REG1∼REG8)로 구성된다. 각 레지스터는 1워드(word)를 저장하며, 4개의 바이트셀(Byte Cell)들로 구성된다. 각 바이트셀은 1바이트를 저장한다. 1워드(word)는 4바이트들로 구성되며, 1바이트는 8개의 비트(bit)들로 구성된다.The first-in-first-out unit 131 includes a data storage unit 133, a data valid bit storage unit 137, and a final bit storage unit 139. The first-in, first-out 131 is specifically illustrated in FIG. 3. Referring to FIG. 3, the data storage unit 133 includes eight registers REG1 to REG8. Each register stores one word and consists of four byte cells. Each byte cell stores one byte. One word consists of four bytes, and one byte consists of eight bits.
하이 레벨 데이터 링크 제어 시스템(101)의 특성에 따라 1워드는 16바이트들로 구성될 수도 있다.Depending on the characteristics of the high level data link control system 101, one word may consist of 16 bytes.
데이터 유효 비트 저장부(137)는 8개의 레지스터들(REGa1∼REGa8)로 구성되며, 각 레지스터는 4개의 비트셀들로 구성된다. 각 비트셀들은 하나의 비트를 저장한다. 데이터 유효 비트 저장부(137)에 저장되는 비트들은 데이터 저장부(1330의 대응되는 바이트 데이터를 표시한다. 즉, 데이터 유효 비트 저장부(137)의비트셀(b1)에 저장된 비트 데이터는 데이터 저장부(133)의 바이트셀(a1)에 저장된 바이트 데이터를 나타낸다. 예컨대, 데이터 유효 비트 저장부(137)의 비트셀(B1)에 저장된 비트가 '1'이면 데이터 저장부(133)의 바이트셀(a1)에는 바이트 데이터가 저장되어있음을 나타낸다. 마찬가지로, 데이터 유효 비트 저장부(137)의 비트셀들(b2∼b4)에 저장된 비트 데이터는 데이터 저장부(133)의 바이트셀들(a2∼a4)에 저장된 바이트 데이터를 나타낸다. 데이터 저장부(133)의 바이트셀들이 비어있으면 데이터 유효 비트 저장부(137)의 비트셀들에는 아무런 데이터도 나타나지 않는다.The data valid bit storage unit 137 is composed of eight registers REGa1 to REGa8, and each register is composed of four bit cells. Each bit cell stores one bit. The bits stored in the data valid bit storage unit 137 represent the corresponding byte data of the data storage unit 1330. That is, the bit data stored in the bit cell b1 of the data valid bit storage unit 137 stores data. Indicates byte data stored in the byte cell a1 of the unit 133. For example, if the bit stored in the bit cell B1 of the data valid bit storage unit 137 is '1', the byte cell of the data storage unit 133 is shown. (a1) indicates that byte data is stored In the same manner, the bit data stored in the bit cells b2 to b4 of the data valid bit storage unit 137 is the byte cells a2 to the data storage unit 133. byte data stored in a4) When the byte cells of the data storage unit 133 are empty, no data appears in the bit cells of the data valid bit storage unit 137.
데이터 유효 비트 저장부(137)에 저장된 모든 비트들은 데이터 저장부(133)에 저장된 프래임(fr)의 최종 데이터가 바이트 레지스터(141)로 전송되고 나면 모두 클리어(clear)된다.All bits stored in the data valid bit storage unit 137 are cleared after the last data of the frame fr stored in the data storage unit 133 is transferred to the byte register 141.
최종 비트 저장부(139)는 프래임(fr)의 최종 데이터를 표시하는 것으로써 8개의 비트셀들(REGb1∼REGb8)로 구성된다. 최종 비트 저장부(139)의 비트셀들은 데이터 저장부(133)의 대응되는 레지스터에 프래임(fr)의 최종 데이터가 기입될 때 소정 값으로 표시된다. 예컨대, 레지스터(REG1)에 프래임(fr)의 최종 데이터가 기입되면 최종 비트 저장부(139_의 비트셀(d1)은 '1'로 표시된다. 레지스터(REG1)에 프래임(fr)의 처음 데이터나 중간 데이터가 기입되면 최종 비트 저장부(139)의 비트셀(d1)에는 아무런 표시도 나타나지 않는다.The last bit storage unit 139 indicates the final data of the frame fr and is composed of eight bit cells REGb1 to REGb8. The bit cells of the last bit storage unit 139 are represented with a predetermined value when the final data of the frame fr is written into the corresponding register of the data storage unit 133. For example, when the final data of the frame fr is written in the register REG1, the bit cell d1 of the last bit storage unit 139_ is represented by '1'. The first data of the frame fr in the register REG1. However, when intermediate data is written, no display appears in the bit cell d1 of the final bit storage unit 139.
선입선출부(131)에 저장된 데이터는 바이트 레지스터(141)로 전송된다. 즉, 선입선출부(131)의 데이터 저장부(133)에 저장된 워드 데이터는 바이트별로 바이트레지스터(141)로 전송된다. 선입선출부(131)는 프래임(fr)의 최종 데이터를 바이트 레지스터(141)로 전송하고나서 순환용장도검사(Cyclic Redundancy Check; CRC) 부호를 전송하고, 이어서 클로징 플래그(closing flag)를 전송한다.Data stored in the first-in, first-out unit 131 is transferred to the byte register 141. That is, the word data stored in the data storage unit 133 of the first-in first-out unit 131 is transmitted to the byte register 141 for each byte. The first-in-first-out unit 131 transmits a cyclic redundancy check (CRC) code after transmitting the final data of the frame fr to the byte register 141, and then transmits a closing flag. .
바이트 레지스터(141)에 저장된 데이터는 하이 레벨 데이터 링크 콘트롤 송신기(151)를 통하여 외부로 송신된다.Data stored in the byte register 141 is transmitted to the outside through the high level data link control transmitter 151.
도 4는 상기 도 1에 도시된 선입선출부(131)에 저장되는 프래임(fr)의 최종 데이터가 3바이트일 경우 선입선출부(131)의 동작을 설명하기 위한 도면이다. 도 4를 참조하면, 프래임(fr)의 최종 데이터가 3바이트일 경우, 데이터 저장부(133)에는 1워드 즉, 4바이트의 데이터(aa, bb, cc, xx)가 저장된다. 그러나 데이터 유효 비트 저장부(137)의 비트셀들(b1, b2, b3)은 '1'로 표시되고, 비트셀(b4)에는 아무 표시도 나타나지 않는다. 여기서, 데이터 유효 비트 저장부(137)의 비트셀들(b1∼b4)에 나타나는 비트 데이터는 콘트롤 레지스터(125)에 의해 제어된다. 즉, 콘트롤 레지스터(125)의 데이터 유효 표시 비트들(k1, k2)의 값이 '11'일 때 데이터 유효 비트 저장부(137)의 비트셀들(b1, b2, b3)에는 각각 '1'로 표시되고, 비트셀(b4)에는 아무 표시도 나타나지 않는다. 그리고, 최종 비트 저장부(139)의 대응되는 비트셀(d1)은 '1'로 표시한다. 그러면, 데이터 저장부(133)에 저장된 최종 데이터(aa, bb, cc, dd)가 바이트 레지스터(141)로 전송될 때 바이트셀들(a1, a2, a3)에 저장된 데이터(aa, bb, cc)만 전송되고 바이트셀(a4)에 저장된 데이터(xx)는 바이트 레지스터(141)로 전송되지 않는다.FIG. 4 is a diagram for describing an operation of the first-in, first-out unit 131 when the final data of the frame fr stored in the first-in first-out unit 131 shown in FIG. 1 is 3 bytes. Referring to FIG. 4, when the final data of the frame fr is 3 bytes, one word, that is, 4 bytes of data (aa, bb, cc, xx) is stored in the data storage unit 133. However, the bit cells b1, b2, and b3 of the data valid bit storage unit 137 are denoted by '1', and no indication is displayed on the bit cell b4. Here, the bit data appearing in the bit cells b1 to b4 of the data valid bit storage unit 137 is controlled by the control register 125. That is, when the values of the data valid indication bits k1 and k2 of the control register 125 are '11', the bit cells b1, b2 and b3 of the data valid bit storage unit 137 are respectively '1'. , And no indication appears in the bit cell b4. In addition, the corresponding bit cell d1 of the final bit storage unit 139 is represented by '1'. Then, when the final data (aa, bb, cc, dd) stored in the data storage unit 133 is transferred to the byte register 141, the data (aa, bb, cc stored in the byte cells a1, a2, a3). ) Is transmitted and the data xx stored in the byte cell a4 is not transferred to the byte register 141.
상기와 같이 콘트롤 레지스터(125)에 저장되는 데이터 유효 표시 비트들(k1,k2)의 값에 따라 데이터 유효 비트 저장부(137)를 제어함으로써 프래임(fr)의 최종 데이터가 2바이트 혹은 3바이트일지라도 이들은 워드 단위로 데이터 저장부(133)에 저장될 수가 있으며, 또한 데이터 유효 비트 저장부(137)의 데이터 유효 비트가 소정 값으로 설정되어있을 경우 그에 대응되는 데이터 저장부(133)의 바이트 데이터만 바이트 레지스터(141)로 전송된다.By controlling the data valid bit storage unit 137 according to the values of the data valid indication bits k1 and k2 stored in the control register 125 as described above, even if the final data of the frame fr is 2 or 3 bytes. They may be stored in the data storage unit 133 in word units, and only when the data valid bit of the data valid bit storage unit 137 is set to a predetermined value, only the byte data of the data storage unit 133 corresponding thereto is used. Is sent to the byte register 141.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 데이터 저장부(133)와 데이터 유효 비트 저장부(137) 및 최종 비트 저장부(139)는 각각 8개의 레지스터들로 구성하는 것으로 설명되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Here, the data storage unit 133, the data valid bit storage unit 137, and the last bit storage unit 139 have been described as being composed of eight registers, respectively, which are merely used for the purpose of describing the present invention. It is not intended to be exhaustive or to limit the scope of the invention as described in the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 프래임(fr)의 최종 데이터가 2바이트 혹은 3바이트일 지라도 이들은 워드 단위로 데이터 저장부(133)에 저장될 수가 있기 때문에 소프트웨어적으로 처리하기가 용이하고 데이터 전송이 원활해진다. 또한, 사용자의 편리성이 향상되며 하이 레벨 데이터 링크 시스템(101)의 성능도 개선된다.According to the present invention as described above, even if the final data of the frame (fr) is 2 bytes or 3 bytes, since they can be stored in the data storage unit 133 in word units, it is easy to process in software and data transfer. This is smooth. In addition, user convenience is improved and the performance of the high level data link system 101 is also improved.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000025334A KR100652357B1 (en) | 2000-05-12 | 2000-05-12 | High level data link system for effectively controlling last data thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000025334A KR100652357B1 (en) | 2000-05-12 | 2000-05-12 | High level data link system for effectively controlling last data thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010103985A true KR20010103985A (en) | 2001-11-24 |
| KR100652357B1 KR100652357B1 (en) | 2006-11-30 |
Family
ID=41755579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000025334A KR100652357B1 (en) | 2000-05-12 | 2000-05-12 | High level data link system for effectively controlling last data thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100652357B1 (en) |
-
2000
- 2000-05-12 KR KR1020000025334A patent/KR100652357B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100652357B1 (en) | 2006-11-30 |
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