KR20010100564A - Dual Precharge D-type Flip-flop - Google Patents

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KR20010100564A
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Abstract

본 발명은 TSPC D-타입 플립플롭의 셋업타임을 줄이고 트랜지스터 개수를 줄일 수 있는 이중 프리차지 D-타입 플립플롭에 관한 것이다.The present invention relates to a dual precharge D-type flip-flop that can reduce the setup time of a TSPC D-type flip-flop and reduce the number of transistors.

본 발명의 이중 프리차지 D-타입 플립플롭은 제1 및 제2 노드에 각각 접속되어 입력 클럭신호가 로우상태일 때 제1 및 제2 노드가 하이상태로 프리차지되게 하는 제1 및 제2 프리차지 수단과, 제1 노드에 접속되어 입력신호 및 상기 클럭신호가 하이상태일 때 제1 노드의 프리차지전압이 방전되게 하는 제1 노드 방전수단과, 제2 노드에 접속되어 제1 노드 및 클럭신호가 하이상태일때 제2 노드의 프리차지전압이 방전되게 하는 제2 노드 방전수단과, 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과, 출력단에 접속되어 제2 노드 및 클럭신호가 하이상태일 때 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 한다.The dual precharge D-type flip-flop of the present invention is connected to the first and second nodes, respectively, so that the first and second precharges are precharged to the high state when the input clock signal is low. Charge means, first node discharge means connected to the first node to discharge the precharge voltage of the first node when the input signal and the clock signal are high, and first node and clock connected to the second node; A second node discharging means for discharging the precharge voltage of the second node when the signal is high, an output means for determining the state of the output terminal according to the state of the second node, a second node and a clock connected to the output terminal; And an output stage discharge means for discharging the voltage at the output stage when the signal is high.

본 발명에 의하면, 클럭이 로우가 될 때마다 내부의 두 노드를 프리차지함으로써 더 적은 개수의 트랜지스터를 이용한 설계가 가능하고 또한 셋업타임이 줄어들어 속도를 개선시킬 수 있다.According to the present invention, by precharging two internal nodes each time the clock goes low, a design using fewer transistors is possible, and the setup time is reduced, thereby improving the speed.

Description

이중 프리차지 디-타입 플립플롭{Dual Precharge D-type Flip-flop}Dual Precharge D-type Flip-flop

본 발명은 플립플롭에 관한 것으로, 특히 싱크로너스 디지털 시스템이나 통신용 프리스케일러 등에 쓰이는 TSPC D-타입 플립플롭의 구조를 바꾸어 셋업타임과 트랜지스터 개수를 줄일 수 있는 이중 프리차치 D-타입 플립플롭에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flip-flops, and more particularly, to a dual pre-charge D-type flip-flop that can reduce the setup time and the number of transistors by changing the structure of a TSPC D-type flip-flop used in a synchronous digital system or a communication prescaler.

TSPC D-타입 플립플롭은 일반적인 고속 싱크로너스 디지털 시스템이나 통신용으로 쓰이는 프리스케일러 등에 많이 사용된다. TSPC D-타입 플립플롭은 한 종류만의 클럭이 필요하여 클럭선이 단순해 질 수 있고, 전파 지연이 적은 장점이 있는 반면, 셋업 타임이 길어 속도가 제한된다는 단점이 있다.TSPC D-type flip-flops are commonly used in high-speed synchronous digital systems or prescalers used for communications. TSPC D-type flip-flop requires only one type of clock, which can simplify the clock line and has the advantage of low propagation delay.

도 1을 참조하면, 종래의 TSPC D-타입 플립플롭의 기본구조를 나타내는 회로도가 도시되어 있다. 도 1에 도시된 TSPC D-타입 플립플롭은 입력신호(D)를 게이트로 입력하는 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0)와, 클럭신호(CLK)를 게이트로 입력하며 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0) 사이에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)과 제1 NMOS 트랜지스터(MN0) 사이의 제1 노드(A)에 게이트가 접속된 제2 NMOS 트랜지스터(MN1)와, 클럭신호(CLK)를 게이트로 입력하며 제2 NMOS 트랜지스터(MN1)의 소스 및 드레인에 각각 접속된 제3 PMOS 및 NMOS 트랜지스터(MP2, MN2)와, 제3 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN1) 사이의 제2 노드(B)에 게이트가 접속되어진 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4) 사이에 접속된 제4 NMOS 트랜지스터(MN3)를 구비한다. 이러한 구성을 가지는 TSPC D-타입 플립플롭은 도 2에 도시된 구동파형과 같이 구동하게 된다. 우선 TSPC D-타입 플립플롭은 크게 클럭신호(CLK)이 로우(low)인 경우와 로우에서 하이(high)로 천이한 이후의 두가지 경우로 나누어 살펴볼 수 있다. 첫 번째로 클럭신호(CLK)가 로우인 경우 입력신호(D)가 로우이면 제1 및 제2 PMOS 트랜지스터(MP0, MP1)가 턴-온되고 제1 NMOS 트랜지스터(MN0)가 턴-오프되어 제2 PMOS 트랜지스터(MP1)의 드레인에 접속되는 제1 노드(A)는 하이상태가 된다. 반면에, 클럭신호(CLK)가 로우인 경우 입력신호(D)가 하이이면 제1 노드(A)는 상기와 반대로 로우상태가 된다. 이 경우, 제2 NMOS 트랜지스터(MN1)가 턴-오프되고 제3 PMOS 트랜지스터(MP2)가 입력 클럭신호(CLK)에 의해 턴-온되어 제3 PMOS 트랜지스터(MP2)의 드레인에 접속된 제2 노드(B)는 하이상태로 프리차지된다. 이렇게 제2 노드(B)가 프리차지 되면 출력단자(Qb)는 이전의 출력값을 래치(latch)하는 상태에 있게 되어 이전 출력값을 유지한다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하면 제1 노드(A)의 값이 로우인지 하이인지에 따라 제2 노드(B)는 프리차지된 하이가 그대로 유지되거나 로우로 방전될지가 결정된다. 결과적으로, 제2 노드(B)의 상태가 하이인지 로우인지에 따라 출력단자(Qb)는 로우 또는 하이로 결정된다.1, there is shown a circuit diagram showing the basic structure of a conventional TSPC D-type flip-flop. The TSPC D-type flip-flop shown in FIG. 1 has first PMOS and NMOS transistors MP0 and MN0 for inputting an input signal D as a gate, and a clock signal CLK as a gate for inputting the first PMOS and NMOS. The second PMOS transistor MP1 connected between the transistors MP0 and MN0 and the second NMOS gate connected to the first node A between the second PMOS transistor MP1 and the first NMOS transistor MN0. The third PMOS and NMOS transistors MP2 and MN2 and the third PMOS transistor MP2 which input the transistor MN1 and the clock signal CLK to the gate and are connected to the source and the drain of the second NMOS transistor MN1, respectively. ) And a fourth PMOS transistor MP3 and a fifth NMOS transistor MN4 having a gate connected to the second node B between the second NMOS transistor MN1 and the clock signal CLK as gates. A fourth NMOS transistor MN3 connected between the fourth PMOS transistor MP3 and the fifth NMOS transistor MN4 is provided. The TSPC D-type flip-flop having such a configuration is driven as shown in FIG. 2. First, the TSPC D-type flip-flop can be divided into two cases, in which the clock signal CLK is low and after the transition from low to high. First, when the clock signal CLK is low, when the input signal D is low, the first and second PMOS transistors MP0 and MP1 are turned on and the first NMOS transistor MN0 is turned off. The first node A connected to the drain of the two PMOS transistors MP1 goes high. On the other hand, when the clock signal CLK is low, when the input signal D is high, the first node A is in a low state as opposed to the above. In this case, the second node having the second NMOS transistor MN1 turned off and the third PMOS transistor MP2 turned on by the input clock signal CLK and connected to the drain of the third PMOS transistor MP2 (B) is precharged to a high state. In this way, when the second node B is precharged, the output terminal Qb is in a state of latching the previous output value, thereby maintaining the previous output value. Secondly, when the clock signal CLK transitions from low to high, whether the pre-charged high is maintained or discharged low depends on whether the value of the first node A is low or high. Is determined. As a result, the output terminal Qb is determined to be low or high depending on whether the state of the second node B is high or low.

이러한 종래의 TSPC D-타입 플립플롭의 셋업타임은 클럭신호(CLK)가 로우에서 하이로 천이하기 이전에 입력신호(D)의 논리값에 따라 제1 노드(A)의 논리값이 바뀌기 위한 최소한의 시간에 의해 결정된다. 입력신호(D)의 논리값이 하이에서 로우로 천이하면 제1 노드(A)가 로우에서 하이로 천이하는 경우에 셋업타임의 최대값이 결정 된다. 이는 제1 노드(A)노드가 하이로 바뀌기 위해서는 제1 및 제2 PMOS 트랜지스터(MP0, MP1)를 거쳐야하기 때문이다. 이로 인하여, 종래의 TSPC D-타입 플립플롭은 셋업타임이 커서 최대 동작 속도가 제한되는 단점이 있다.The setup time of the conventional TSPC D-type flip-flop is a minimum for changing the logic value of the first node A according to the logic value of the input signal D before the clock signal CLK transitions from low to high. Is determined by the time. When the logic value of the input signal D transitions from high to low, the maximum value of the setup time is determined when the first node A transitions from low to high. This is because the first node A must pass through the first and second PMOS transistors MP0 and MP1 in order to be changed high. For this reason, the conventional TSPC D-type flip-flop has a disadvantage in that the maximum operating speed is limited due to the large setup time.

따라서, 본 발명의 목적은 입력단의 구조를 바꾸어 셋업타임을 줄여 동작 속도를 빠르게 함과 아울러 트랜지스터 개수를 줄여 면적을 줄일 수 있는 이중 프리차지 D-타입 플립플롭을 제공하는 것이다.Accordingly, an object of the present invention is to provide a dual precharge D-type flip-flop that can reduce the area by reducing the number of transistors while reducing the set-up time by changing the structure of the input stage.

도 1은 종래의 TSPC D-타입 플립플롭의 회로도.1 is a circuit diagram of a conventional TSPC D-type flip-flop.

도 2는 도 1에 도시된 TSPC D-타입 플립플롭의 구동파형도.FIG. 2 is a drive waveform diagram of the TSPC D-type flip-flop shown in FIG.

도 3은 본 발명의 실시 예에 따른 이중 프리차지 D-타입 플립플롭의 회로도.3 is a circuit diagram of a dual precharge D-type flip-flop according to an embodiment of the present invention.

도 4는 도 3에 도시된 이중 프리차지 D-타입 플립플롭의 구동파형도.4 is a driving waveform diagram of the dual precharge D-type flip-flop shown in FIG.

<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

MP0, MP1, MP2, MP3 : PMOS 트랜지스터MP0, MP1, MP2, MP3: PMOS transistors

MN1, MN1, MN2, MN3, MN4 : NMOS 트랜지스터MN1, MN1, MN2, MN3, MN4: NMOS Transistors

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 제1 및 제2 노드에 각각 접속되어 입력 클럭신호가 로우상태일 때 제1 및 제2 노드가 하이상태로 프리차지되게 하는 제1 및 제2 프리차지 수단과, 제1 노드에 접속되어 입력신호 및 상기 클럭신호가 하이상태일 때 제1 노드의 프리차지전압이 방전되게 하는 제1 노드 방전수단과, 제2 노드에 접속되어 제1 노드 및 클럭신호가 하이상태일때 제2 노드의 프리차지전압이 방전되게 하는 제2 노드 방전수단과, 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과, 출력단에 접속되어 제2 노드 및 클럭신호가 하이상태일 때 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the dual precharge D-type flip-flop according to the present invention is connected to the first and second nodes, respectively, so that the first and second nodes are in a high state when the input clock signal is low. First and second precharge means for precharging, first node discharge means connected to the first node to discharge the precharge voltage of the first node when the input signal and the clock signal are high; Second node discharging means connected to two nodes and discharging the precharge voltage of the second node when the first node and the clock signal are high; an output means for determining the state of the output terminal according to the state of the second node; And an output stage discharging means connected to the output stage such that the voltage at the output stage is discharged when the second node and the clock signal are in a high state.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 3 및 도 4를 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4.

도 3은 본 발명의 실시 예에 따른 이중 프리차지 TSPC D-타입 플립플롭의 기본구조를 도시한 회로도이다. 도 3에 도시된 이중 프리차지 TSPC D-타입 플립플롭은 도 1에 도시된 종래의 TSPC D-타입 플립플롭과 대비하면 종래의 TSPC D-타입 플립플롭은 총 9개의 트랜지스터로 구성되는 반면에 본 발명의 이중 프리차지 TSPC D-타입 플립플롭은 총 8개의 트랜지스터로 구성되게 된다. 상세히 하면, 도 3에도시된 TSPC D-타입 플립플롭은 클럭신호(CLK)를 게이트로 입력하는 제1 PMOS 트랜지스터(MP0)와, 입력신호(D)를 게이트로 입력하며 제1 PMOS 트랜지스터(MP0)에 접속된 제1 NMOS 트랜지스터(MN0)와, 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0) 사이의 제1 노드(A)에 게이트가 접속된 제3 NMOS 트랜지스터(MN2)와, 클럭신호(CLK)를 게이트로 입력하며 제1 및 제3 NMOS 트랜지스터(MN0, MN2)의 드레인에 공통 접속된 제2 NMOS 트랜지스터(MN1)와, 클럭신호(CLK)를 게이트로 입력하며 제3 NMOS 트랜지스터(MN2)의 소오스에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1) 및 제3 NMOS 트랜지스터(MN2) 사이의 제2 노드(B)에 게이트가 접속된 제3 PMOS 트랜지스터(MP2) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제3 PMOS 트랜지스터(MP2) 및 제5 NMOS 트랜지스터(MN4) 사이에 접속된 제4 NMOS 트랜지스터(MN3)를 구비한다. 제1 및 제2 PMOS 트랜지스터(MP0, MP1)는 클럭신호(CLK)가 로우상태일 때 제1 및 제2 노드(A, B)를 하이상태로 프리차지하는 역할을 하게 된다. 제1 및 제2 NMOS 트랜지스터(MN0, MN1)은 입력신호(D) 및 클럭신호(CLK)가 하이상태일 때 제1 노드(A)에 프리차지된 전압이 방전되게 한다. 제3 및 제2 NMOS 트랜지스터(MN2, MN1)는 제1 노드(A) 및 클럭신호(CLK)가 하이상태일 때 제2 노드(B)에 프리차지된 전압이 방전되게 한다. 제3 PMOS 트랜지스터(MP2)는 제2 노드(B)의 논리값에 따라 출력단(Qb)의 상태를 결정하게 된다. 제4 및 제5 NMOS 트랜지스터(MN3, MN4)는 제2 노드(B)가 하이상태이고 클럭신호(CLK)가 하이상태일 때 출력단(Qb)의 전압이 방전되게 한다. 여기서 제4 NMOS 트랜지스터(MN3)는 클럭신호(CLK)가 로우상태일 때 출력단(Qb)은 이전상태가래치되게 한다.3 is a circuit diagram illustrating a basic structure of a dual precharge TSPC D-type flip-flop according to an exemplary embodiment of the present invention. Compared to the conventional TSPC D-type flip-flop shown in FIG. 1, the dual precharge TSPC D-type flip-flop shown in FIG. 3 is composed of nine transistors, whereas the conventional TSPC D-type flip-flop is shown in FIG. The dual precharge TSPC D-type flip-flop of the invention consists of a total of eight transistors. In detail, the TSPC D-type flip-flop illustrated in FIG. 3 may include a first PMOS transistor MP0 for inputting a clock signal CLK to a gate, and a first PMOS transistor MP0 for inputting an input signal D to a gate. ), A first NMOS transistor MN0, a third NMOS transistor MN2 having a gate connected to the first node A between the first PMOS and NMOS transistors MP0 and MN0, and a clock signal CLK. ) Is input to the gate and the second NMOS transistor MN1 and the clock signal CLK are commonly connected to the drains of the first and third NMOS transistors MN0 and MN2, and the third NMOS transistor MN2 is input to the gate. The second PMOS transistor MP1 connected to the source of the second PMOS transistor MP1, the third PMOS transistor MP2 having a gate connected to the second node B between the second PMOS transistor MP1 and the third NMOS transistor MN2, and The fifth NMOS transistor MN4 and the clock signal CLK are input to the gate, and the third PMOS transistor MP2 and the fifth NMOS transistor MN4 are inputted. ) And a fourth NMOS transistor MN3 connected therebetween. The first and second PMOS transistors MP0 and MP1 serve to precharge the first and second nodes A and B to a high state when the clock signal CLK is low. The first and second NMOS transistors MN0 and MN1 discharge the precharged voltage to the first node A when the input signal D and the clock signal CLK are high. The third and second NMOS transistors MN2 and MN1 discharge the precharged voltage to the second node B when the first node A and the clock signal CLK are high. The third PMOS transistor MP2 determines the state of the output terminal Qb according to the logic value of the second node B. The fourth and fifth NMOS transistors MN3 and MN4 cause the voltage at the output terminal Qb to discharge when the second node B is in a high state and the clock signal CLK is in a high state. Here, the fourth NMOS transistor MN3 causes the output terminal Qb to latch the previous state when the clock signal CLK is low.

이러한 구성을 가지는 TSPC D-타입 플립플롭은 도 4에 도시된 구동파형과 같이 구동하게 된다. TSPC D-타입 플립플롭의 동작은 크게 클럭신호(CLK)가 로우인 경우와 클럭신호(CLK)가 로우에서 하이로 천이하는 2가지의 경우로 나누어 살펴볼 수 있다. 첫 번째로 클럭신호(CLK)가 로우가 되면 제1 및 제2 PMOS 트랜지스터(MP0, MP1)가 하이상태가 되어 제1 노드(A)와 제2 노드(B)는 모두 하이상태로 프리차지하게 되고, 출력단(Qb)은 래치상태로 이전의 출력값을 유지하게 된다. 이 경우, 입력신호(D)는 이중 프리차지 D-타입 플립플롭의 제1 및 제2 노드(A, B) 및 출력단(Qb)에 어떠한 영향도 미치지 않는다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하게 되면 입력신호(D)의 논리값에 따라 출력단(Qb)의 논리상태가 결정되는데 다음 두 가지 경우로 나누어 살펴볼 수 있다. 만약 입력신호(D)가 로우상태인 경우 제1 노드(A)에 프리차지된 하이값은 그대로 유지되고 제2 노드(B)에 프리차지된 하이값이 제3 NMOS 트랜지스터(MN2) 및 제2 NMOS 트랜지스터(MN1)를 통해 방전되어 로우상태가 된다. 제2 노드(B)가 로우상태가 되면 제3 PMOS 트랜지스터(MP2)가 턴-온되어 출력단(Qb)이 하이로 결정된다. 반대로 입력신호(D)가 하이상태인 경우 제1 NMOS 트랜지스터(MN0)가 턴-온되어 제1 노드(A)에 프리차지된 하이값이 방전되어 로우상태가 된다. 제1 노드(A)가 로우상태가 되어 제3 NMOS 트랜지스터(MN2)가 턴-오프됨에 따라 제2 노드(B)에 프리차지된 하이값은 그대로 유지된다. 이렇게, 제2 노드(B)가 하이상태가 되고 클럭신호(CLK)가 로우에서 하이상태로 천이하게 되면 제3 PMOS 트랜지스터(MP2)가턴-오프되고 제4 및 제5 NMOS 트랜지스터(MN3, MN4)가 턴-온되어 출력단(Qb)가 방전되어 로우상태가 된다. 이 경우, 제1 노드(A)의 하이값이 방전되는 동안에 제2 노드(B)의 값이 약간 방전되지만 제1 노드(A)의 방전속도가 빠르다. 또한 제1 노드(A)가 먼저 방전되기 시작하면 제2 노드(B)의 방전이 멈추게 되므로 정상 동작에 영향을 주지 않게 된다.The TSPC D-type flip-flop having such a configuration is driven as shown in FIG. 4. The operation of the TSPC D-type flip-flop can be divided into two cases in which the clock signal CLK is low and the clock signal CLK transitions from low to high. First, when the clock signal CLK becomes low, the first and second PMOS transistors MP0 and MP1 are in a high state, and both the first node A and the second node B are precharged in a high state. The output stage Qb maintains the previous output value in a latched state. In this case, the input signal D has no influence on the first and second nodes A and B and the output terminal Qb of the dual precharge D-type flip-flop. Secondly, when the clock signal CLK transitions from low to high, the logic state of the output terminal Qb is determined according to the logic value of the input signal D. If the input signal D is in the low state, the high value precharged in the first node A is maintained and the high value precharged in the second node B is the third NMOS transistor MN2 and the second value. It is discharged through the NMOS transistor MN1 to a low state. When the second node B goes low, the third PMOS transistor MP2 is turned on and the output terminal Qb is determined to be high. On the contrary, when the input signal D is in a high state, the first NMOS transistor MN0 is turned on to discharge a high value precharged in the first node A to a low state. As the first node A is turned low and the third NMOS transistor MN2 is turned off, the high value precharged to the second node B is maintained. As such, when the second node B becomes high and the clock signal CLK transitions from low to high, the third PMOS transistor MP2 is turned off and the fourth and fifth NMOS transistors MN3 and MN4 are turned off. Is turned on to discharge the output terminal Qb to a low state. In this case, while the high value of the first node A is discharged, the value of the second node B is slightly discharged, but the discharge rate of the first node A is fast. In addition, when the first node A starts to be discharged first, the discharge of the second node B is stopped, and thus does not affect the normal operation.

이와 같이, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 클럭신호가 로우에서 하이로 천이함과 동시에 입력신호(D)의 논리값에 따라 출력단(Qb)의 출력값이 결정되므로 셋업타임이 작다는 장점이 있음과 아울러 트랜지스터 개수가 줄어 적은 면적으로 플립플롭을 구성할 수 있다는 장점을 가지고 있다.As described above, the dual precharge D-type flip-flop according to the present invention has a small setup time because the clock signal transitions from low to high and the output value of the output terminal Qb is determined according to the logic value of the input signal D. In addition to the advantages, the number of transistors can be reduced and flip-flops can be configured.

상술한 바와 같이, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 입력단 구조를 변경하여 셋업 타임을 줄여 동작속도를 높일 수 있을 뿐만 아니라 종래의 TSPC D-타입 플립플롭 보다 작은 수의 회로를 이용하여 칩 면적을 줄일 수 있게 된다.As described above, the dual precharge D-type flip-flop according to the present invention not only increases the operation time by changing the input stage structure, but also uses a smaller number of circuits than the conventional TSPC D-type flip-flop. The chip area can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (3)

제1 및 제2 노드에 각각 접속되어 입력 클럭신호가 로우상태일 때 상기 제1 및 제2 노드가 하이상태로 프리차지되게 하는 제1 및 제2 프리차지 수단과,First and second precharge means connected to first and second nodes to precharge the first and second nodes to a high state when the input clock signal is low; 상기 제1 노드에 접속되어 입력신호 및 상기 클럭신호가 하이상태일 때 상기 제1 노드의 프리차지전압이 방전되게 하는 제1 노드 방전수단과,First node discharging means connected to the first node to discharge the precharge voltage of the first node when an input signal and the clock signal are high; 상기 제2 노드에 접속되어 상기 제1 노드 및 상기 클럭신호가 하이상태일때 상기 제2 노드의 프리차지전압이 방전되게 하는 제2 노드 방전수단과,Second node discharge means connected to the second node to discharge the precharge voltage of the second node when the first node and the clock signal are high; 상기 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과,Output means for determining a state of an output terminal according to the state of the second node; 상기 출력단에 접속되어 상기 제2 노드 및 클럭신호가 하이상태일 때 상기 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 하는 이중 프리차지 D-플립플롭.And an output stage discharging means connected to the output stage such that the voltage of the output stage is discharged when the second node and the clock signal are in a high state. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 노드 방전수단은The first and second node discharge means 상기 입력신호가 하이상태일 때 턴-온되는 제1 트랜지스터와, 상기 제1 노드 상태가 하이상태일 때 턴-온되는 제2 트랜지스터를 각각 구비하고,A first transistor turned on when the input signal is high, and a second transistor turned on when the first node state is high; 상기 제1 및 제2 트랜지스터에 공통 접속되고 상기 클럭신호가 하이상태일 때 턴-온되는 제3 트랜지스터를 구비하는 것을 특징으로 하는 이중 프리차지 D-플립플롭.And a third transistor commonly connected to the first and second transistors, the third transistor being turned on when the clock signal is high. 제 1 항에 있어서,The method of claim 1, 상기 출력단 방전수단은The output stage discharge means 상기 클럭신호에 따라 스위칭되고, 상기 클럭신호가 로우상태일 때 상기 출력단의 상태가 래치되게 하는 제1 방전용 트랜지스터와,A first discharge transistor switched according to the clock signal and configured to latch the state of the output terminal when the clock signal is low; 상기 제1 방전용 트랜지스터에 접속되고 제2 노드의 상태에 따라 스위칭되는 제2 방전용 트랜지스터를 구비하는 것을 특징으로 하는 이중 프리차지 D-플립플롭.And a second discharge transistor connected to the first discharge transistor and switched according to the state of the second node.
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CN104426534A (en) * 2013-09-02 2015-03-18 联发科技股份有限公司 Frequency Dividing System And Input Level Triggering Device

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