KR20010095299A - 질소 및 산소 함유 장벽층을 갖는 2중 게이트 반도체디바이스 및 그 제조 방법 - Google Patents

질소 및 산소 함유 장벽층을 갖는 2중 게이트 반도체디바이스 및 그 제조 방법 Download PDF

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Abstract

본 발명은 2중 게이트 반도체 디바이스 및 그 제조 방법을 제공한다. 일 실시예에서, 2중 게이트 반도체 디바이스는, 제 1 게이트 유전체가 그 위에 배치된 저전압 영역으로서, 상기 제 1 게이트 유전체는 상기 제 1 게이트 유전체 상에 배치된 질소 및 산소를 포함하는 확산 장벽층을 갖는, 상기 저전압 영역, 및 제 2 게이트 유전체가 그 위에 배치된 고전압 영역으로서, 상기 제 2 게이트 유전체는 상기 제 1 게이트 유전체보다 더 두께우며 상기 고전압 영역은 상기 확산 장벽층이 없는, 상기 고전압 영역을 포함한다.

Description

질소 및 산소 함유 장벽층을 갖는 2중 게이트 반도체 디바이스 및 그 제조 방법{Dual gate semiconductor device having a nitrogen and oxygen containing barrier layer and a method of manufacture therefor}
발명의 기술적 분야
본 발명의 일반적으로, 반도체 디바이스에 관한 것으로, 특히, 게이트 유전체 상에 배치된 질소 및 산소를 함유하는 장벽층을 갖는 2중 게이트 반도체 디바이스에 관한 것이다.
발명의 배경
집적 회로(IC) 산업에서, 단일 집적 회로 디바이스 상에 2중 게이트 산화물 두께를 집적화하는 것이 필수적이 되었다. 2중 게이트 산화물 처리를 실행하는데 있어서 하나의 동기는 고성능 트랜지스터들이 더 얇은 게이트 유전체 영역들을 필요로하고 저 전압(예를 들어, 1.8 V 내지 2.5 V)으로 동작하는 반면에, 대부분의 종래의 외부 주변소자들은 3.3 V 내지 5.0 V 같은 더 높은 구동 전압을 일반적으로 필요로한다는 것이다. 저전압 고성능 금속 산화물 반도체(MOS) 트랜지스터들을 고전압 디바이스들에 인터페이스할 때, IC의 입력 및 출력(I/O) 버퍼들은 더 높은 외부 주변 소자 전압들과 양립할 수 있는 더 두께운 게이트 유전체 영역들을 포함하도록 일반적으로 설계되는 반면, 저전압 트랜지스터들은 매우 얇은 게이트 산화물들을 갖도록 설계된다. 또한, 현재의 마이크로제어기 유닛들 및 디지털 신호 처리기들은 단일 집적 회로 상에 기술적으로 다른 몇몇 형태를 집적한다. 예를 들어, 고속 로직, 전력 로직, 정적 랜덤 엑세스 메모리(SRAM), 비휘발성 메모리, 내장형 동적 랜덤 엑세스 메모리, 아날로그 회로 및 그 밖의 디바이스들과 기술들이 동일한 집적 회로 다이 상에 집적화를 위해 현재 고려되어지고 있다. 이러한 많은 디바이스들은 다른 게이트 유전체 처리와 다른 게이트 유전체 두께를 요구한다.
2중 게이트 반도체 디바이스들이 설계에 관련하여 만족스럽게 처리되는 동안, 이들은 문제점들을 발생시킨다.. 예를 들어, 저전압 트랜지스터들의 게이트 산화물 두께는 실질적으로 감소하고 계속해서 감소한다. 이러한 매우 얇은 산화물들은 더 두께운 게이트 산화물들과 관련되지 않은 보론 확산 문제점들을 종종 겪는 것이 발견되어 왔다. 더욱이, 높은 양질을 달성하기 위해서, 매우 얇은 게이트 산화물이 도전적으로 실험되어 왔다. 쉽게 이해하기 위해, 게이트 전극은 소스 및 드레인 영역들에서처럼 동일한 이온 주입 처리에 의해 일반적으로 도핑된다. 예를 들어, P-채널 금속-산화물 반도체 전계효과 트랜지스터(MOSFET)의 소스 및 드레인을형성하기 위해 보론이 빈번하게 주입되고, 또한, 보론은 P형 폴리실리콘 게이트 전극으로 주입된다. 그러나, 보론이 "가벼운"원소이기 때문에, 폴리실리콘 게이트 전극에 주입된 보론은 그레인 영역들을 따라 아래쪽으로, 그리고 게이트 산화물 안으로 쉽게 확산된다. 비-I/O 트랜지스터의 게이트 산화물이 계속하여 감소하기 때문에, 아래에 놓인 채널 영역으로 보론이 확산되는 것을 현재로는 방지할 수 없다. 게이트 전극으로부터 채널 영역으로의 추가적인 보론의 확산은 반도체 디바이스의 디바이스 파라미터들, 특히, 임계전압, 게이트 누설 전류 및 트랜지스터 신뢰성에 영향을 미칠 수 있다.
따라서, 종래 기술에서 요구되는 것은 현재의 2중 게이트 반도체 디바이스들에 관련된 문제점들을 겪지 않는 2중 게이트 반도체 디바이스이다.
발명의 요약
종래 기술의 상술한 결점들을 해결하기 위해, 본 발명은 2중 게이트 반도체 디바이스 및 그 제조 방법을 제공한다. 일 실시예에서, 2 중 게이트 반도체 디바이스는, 제 1 게이트 유전체가 그 위에 배치된 저전압 영역으로서, 상기 제 1 게이트 유전체는 상기 제 1 게이트 유전체 상에 배치된 질소 및 산소를 포함하는 확산 장벽층을 갖는, 상기 저전압 영역, 및 제 2 게이트 유전체가 그 위에 배치된 고전압 영역으로서, 상기 제 2 게이트 유전체는 상기 제 1 게이트 유전체보다 더 두께우며 상기 고전압 영역은 상기 확산 장벽층이 없는, 상기 고전압 영역을 포함한다.
따라서, 한 양태에서, 본 발명은 게이트 누설을 줄이고 보론 침투를 제한함으로써 2중 게이트 반도체 디바이스의 수명을 연장하는, 제 1 게이트 유전체 상에 배치된 질소 및 산소 함유 확산 장벽층을 갖는 2 중 게이트 반도체 디바이스 및 그 제조 방법을 제공한다.
바람직한 일 실시예에서, 제 2 게이트 유전체는 약 3.5nm의 두께를 가지며, 제 1 게이트 유전체는 약 1.0nm 내지 약 2.0nm의 두께를 가진다. 다른 실시예에서, 제 1 게이트 유전체는 고밀도 산화물이다. 다른 실시예에서, 제 1 게이트 유전체는 보론이 도핑된 소스/드레인 영역들이다. 다른 실시예에서, 확산 장벽층은 약 0.5nm 내지 약 1.0nm의 두께를 가지며, 저압 화학적 증기 증착법(LPCVD) 처리, 플라즈마 강화된 화학적 증기 증착법(PECVD) 처리 또는 다른 유사한 처리를 사용하여 침착될 수 있다. 바람직한 실시예에서, 확산 장벽층은 산화질화물 장벽층이다.
다른 양태에서, 제 1 및 제 2 게이트 유전체들은 산화물을 포함한다. 그러나, 바람직한 양태에서는, 제 1 및 제 2 게이트 유전체들은 실리콘 2산화물을 포함한다. 다른 양태에서, 제 1 게이트는 확산된 장벽층 위에 배치된다. 또 다른 양태에서는, 제 1 게이트는 포지티브 채널 금속-산화물 반도체(PMOS) 디바이스의 게이트를 형성한다. 다른 양태에서는, 제 2 게이트 유전체 위에 제 2 게이트가 배치된다.
본 발명의 다른 실시예에서는 상술한 2중 게이트 반도체 디바이스들이 그 안에 배치된 집적 회로가 제공된다. 집적 회로는 (1) 기판 위에 배치된 상술한 바와 같은 2중 게이트 반도체 디바이스, (2) 2중 게이트 트랜지스터들 위에 배치된 유전체 레벨들, 및 (3) 동작가능한 집적 회로를 형성하도록 2중 게이트 트랜지스터들을상호연결하기 위해 유전체 레벨들 내에 배치된 상호연결 구조들을 포함한다. 다른 실시예에서, 집적 회로는 CMOS 디바이스, BiCMOS 디바이스, 바이폴라 디바이스 또는 그 밖의 유사한 디바이스를 더 포함한다.
상술한 내용은 본 발명의 바람직하고 다른 특징들을 다소 넓고도 개략적으로 상술하였고 본 기술 분야의 통상의 지식을 가진자들은 후술되는 본 발명의 상세한 설명을 통해 더 잘 이해할 수 있을 것이다. 본 발명의 추가적인 특징들은 이하 설명될 것이며, 본 발명의 특허청구범위의 주제를 형성할 것이다. 본 기술 분야의 통상의 지식을 가진자들은 본 발명의 동일한 목적을 수행하기 위해 다른 구조의 설계 및 변경을 기초하여, 설명된 개념들과 특정 실시예들을 쉽게 이해할 수 있다. 또한, 본 발명의 통상의 지식을 가진자들은 이러한 대등한 구조들이 확장된 범위내에서 본 발명의 정신 및 범위를 벗어나지 않도록 실현할 수 있다.
도 1a는 제조의 초기 단계에서의 2중 게이트 반도체 디바이스의 부분적인 단면도를 도시하는 도면.
도 1b는 유전체 재료의 제 1 층 상에 질소 및 산소 함유층을 종래의 방식으로 침착한 이후, 부분적으로 완성된 도 1a에 도시된 2중 게이트 반도체 디바이스를 도시하는 도면.
도 2는 질소 및 산소 함유층 및 유전체 재료의 제 1 층의 에칭 처리를 설명하는 도면.
도 3은 도 2에 도시된 부분적으로 완성된 2중 게이트 구조를 도시한 도면으로, 이어서, 유전체 재료의 제 2 층을 성장시키는 것을 도시하는 도면.
도 4는 게이트 재료의 종래의 침착 이후, 도 3에 도시된 부분적으로 완성된 2중 게이트 반도체 디바이스를 도시하는 도면.
도 5는 완성된 2중 게이트 반도체 디바이스를 도시하는 도면.
도 6은 본 발명의 원리에 따라 제조될 수 있는 종래의 집적 회로의 단면을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 2중 게이트 반도체 디바이스
122: 유전체 충진 재료
210: 포토레지스터층
230: 확산 장벽층
410: 게이트 재료
520: 장벽층
600: 집적 회로
본 발명을 더욱 완벽히 이해할 수 있도록, 첨부된 도면을 참조하여 이하 설명하겠다.
먼저, 도1a를 참조하면, 제조의 초기상태의 2중 게이트 반도체 디바이스(100)의 단면도를 볼 수 있다. 2중 게이트 반도체 디바이스(100)는 얕은 트렌치 격리 구조들(100)이 그 위에 형성된 반도체 웨이퍼 기판(105)을 포함한다. 얕은 트렌치 격리 구조들(110)은 기판(105)의 일부분들에 선택적으로 이온 에칭 트렌치들(120)을 활성화함으로써 형성될 수 있다. 그 뒤, 라이너(liner;115)는 희망하는 경우 트렌치들(120)안에 형성된다. 바람직하게는, 라이너(115)는 열로 성장된얇은 실리콘 2산화물층 또는 산화질화물층이다. 트렌치들의 용적은 고밀도 플라즈마 또는 유사한 처리를 사용하여, 테트라에실로토실리케이트(TEOS) 같은 유전체 충진 재료(122)로 충진된다. TEOS 재료는 유사한 절차를 사용하여 화학적-기계적으로 폴리싱(CMP) 또는 평탄화되어, 트렌치 격리 구조(110)를 형성한다. 물론, 실리콘의 국부 산화(LOCOS) 또는 버퍼링된 폴리실리콘(PBL) 같은 다른 격리 기술들이 도시된 트렌치 격리 구조(110)를 대신하여 사용될 수 있음을 알아야 한다. 또한, 반도체 웨이터 기판(105)이, 웨이퍼 레벨에 배치된 기판을 포함하는, 2중 게이트 반도체 디바이스(100)에 배치된 임의의 기판 또는 상술한 웨이퍼 레벨에 배치된 기판이 될 수 있음을 알아야 한다.
얕은 트렌치 격리 구조(110)를 형성한 후, 유전체 재료의 얇은 제 1 층(135)은 저전압 영역(125) 및 고전압 영역(130)을 포함하는 2중 게이트 반도체 디바이스(100)의 표면 전체에 종래의 방식으로 성장된다. 더욱이, 2중 게이트 반도체 디바이스(100)의 설계를 구성하도록 공지된 임의의 다른 침착 기술이 사용될 수 있음을 본 기술 분야의 통상의 지식을 가진자들은 알 것이다. 일 실시예에서, 유전체 재료(135)의 제 1 층은 실리콘 2산화물층 같은 산화물층이 될 수 있다. 그러나, 다른 유전체 재료도 원하는 경우에는 사용될 수 있다. 바람직한 실시예에서, 유전체 재료(135)의 제 1 층은 약 1.0nm 내지 2.0nm의 두께를 갖는다.
도1b를 참조하면, 유전체 재료(135)의 제 1 층 상에 산소 및 질소를 포함하는 확산 장벽층(140)이 침착된 이후의, 도 1a에 도시된 부분적으로 완성된 2중 게이트 반도체 디바이스(100)를 볼 수 있다. 확산 장벽층(140)은 종래의 많은 기술들을 사용하여 침착될 수 있다. 예를 들면, 저압 화학적 증기 증착법(LPCVD)처리, 플라즈마 강화된 화학적 증기 증착법(PECVD) 처리, 신속한 열 CVD(RTCVD) 처리 또는 그 밖의 유사한 처리들이 사용될 수 있다. 확산 장벽층(140)은 바람직하게는 약 0.5nm 내지 약 1.0nm의 두께를 갖는다. 그러나, 본 발명의 범위내에서 다른 두께를 가질 수 있다. 바람직한 실시예에서, 질소 및 산소 확산 장벽층은 화학식(SiOXNY; 여기서, S와 Y는 우수한 이점을 얻기위해, 가스 유속, 온도 그밖의 조건의 변화에 의해 변할 수 있다)을 갖는 산화질화물이다.
도 2에 도시된 바와 같이, 포토레지스트층이 종래의 방식으로 침착, 패턴화 및 세척되어, 저전압 영역(125) 위에 패턴화된 포토레지스트 영역(210)을 남긴다. 포토레지스트 영역(210)은 이어지는 산화처리로부터 저전압 영역(125)을 보호한다. 그 뒤, 유전체 재료의 제 1 층(135) 및 확산 장벽층(140;도1b)을 에칭하기 위해 종래의 방법들이 사용되어, 저전합 영역(125)에 걸쳐 유전체 재료의 제 1 층(220) 및 확산 장벽층(230)의 일부분을 남긴다. 예를 들어, 질소 및 산호를 함유하는 재료를 제거하기 위해 플라즈마 에칭이 사용될 수있고, 제 1 유전체 재료를 제거하기 위해 불화수소산 에칭이 사용될 수 있다.
도 3을 참조하면, 유전체 재료(310)의 제 2 층이 성장 이후의, 도2에 도시된 부분적으로 완성된 2 중 게이트 구조(100)를 볼 수 있다. 유전체 재료(310)의 제 2 층은 도 1a의 유전체 재료의 제 1 층(135)과 동일한 종래의 방식으로 성장된다. 유전체 재료의 제 2층(310)은 바람직하게는 유전체 재료의 제 1 층(135)의 두께 보다 크게 성장되고, 더 바람직하게는, 약 3.5nm의 두께로 성장된다. 그러나, 다른 두께로 성장될 수도 있다. 더욱이, 질소 및 산소를 함유한 층(230)의 일부분이 산소 확산을 막기 때문에, 질소 및 산소층(230)의 일부분 및 유전체 재료의 제 1 층(220)의 일부분의 두께는 유전체 재료의 제 2 층(310)에 의해, 적어도 영향을 미친다면, 최소한으로 영향을 받는다. 또한, 질소 및 산소 함유층(230)의 일부분과 유전체 재료의 제 1 층(220)의 일부분은 상단에 가볍게 산화된 부분(320)을 고밀도화하고 형성할 수 있다. 따라서, 유전체 재료의 제 2 층(310)은 고전압 영역(130) 위에만 배치된다.
도 4를 참조하면, 게이트 재료(410)의 종래의 침착이후, 도 3에 도시된 부분적으로 완성된 2 중 게이트 반도체 디바이스(100)를 볼 수 있다. 게이트 재료(410)는 임의의 재료를 포함할 수 있는데, 현재 또는 미래에는, 트랜지스터 디바이스의 게이트, 예를 들어 폴리실리콘으로서 사용될 수 있다. 도시되지는 않았지만, 질소 및 산소 함유층(230)의 일부분 및 유전체 재료의 제 1 층(220)의 일부분을 포함하는 저전압 영역(125)으로의 보론의 주입이 이루어진다. 다른 영역(125,135)내에서 모든 주입 단계들이 완료된 이후, 텅스텐 실리사이드(WSi) 같은 얇은 캡핑(capping) 층(420)이 종래의 방식으로 침착될 수 있다. 그 뒤, 포토레지스트가 종래의 방식으로 침착, 패턴화 및 세척되어 포토레지스트 구조들(430)을 남긴다. 그 뒤, 도 4에 도시된 부분적으로 완성된 2중 게이트 반도체 디바이스가 종래의 방식으로 에칭되고 포토레지스터(430)가 제거되어, 도 5에 도시된 완성된 2중 게이트 반도체 디바이스(500)를 남긴다. 완성된 2중 게이트 반도체 디바이스(500)는 저전압 및 고전압 영역(125,130)에 각각 배치된 저전압 트랜지스터 디바이스(510) 및고전압 트랜지스터 디바이스(540)를 포함한다. 저전압 트랜지스터 디바이스(510)는 제 1 게이트 유전체(515) 및 제 1 게이트 유전체(515) 상에 배치된 장벽층(520)을 포함한다. 앞서 설명한 바와 같이, 제 1 게이트 유전체는 바람직하게는, 약 1.0nm 내지 약 2.0nm의 두께를 가지며, 장벽층(520)약 0.5nm 내지 약 1.0nm의 두께를 갖는다. 저전압 트랜지스터 디바이스(510)는 장벽층(520) 위에 배치된 제 1 게이트(525) 및 제 1 게이트(525) 위에 배치된 제 1 캡핑층(525)을 더 포함한다. 제 1 게이트(525)는, 앞서 설명한 바와 같이, 그 안에 확산된 보론을 갖는다. 따라서, 제 1 게이트(525)는 포지티브 채널 금속-산화물 반도체(PMOS) 디바이스의 게이트를 형성할 수 있다. 그래서, 장벽층(520)은 보론이 아래 놓인 채널 영역으로 확산되는 것을 방지해야한다. 그러므로, 임계전압, 게이트 누설 전류 및 트랜지스터 신뢰성에 영향을 미치지 않고, 저전압 트랜지스터(510)는 매우 빠르게 동작할 수 있으며 저전압에서 동작할 수 있다.
고전압 트랜지스터 디바이스(540)는 제 2 게이트 유전체(545)를 포함하며, 제 2 게이트 유전체(545)는 그 위에 배치된 제 2 게이트(550)를 갖는다. 더욱이, 고전압 트랜지스터 디바이스(540)는 장벽층(520)을 갖지 않는다. 앞서 설명한 바와 같이, 바람직하게는, 제 2 게이트 유전체는 약 3.5nm의 두께를 갖는다. 제 1 게이트(525)와 마찬가지로, 제 2 게이트(550)는 그 위체 배치된 제 2 갭핑층을 가질 수 있다. 고전압 트랜지스터 디바이스(540)는 2중 게이트 반도체 디바이스(500)를 동작하기에 적절한 양의 구동 전류를 제공하도록 충분한 산화물 두께를 갖는다.
도 6을 참조하면, 본 발명의 원리들에 따라 제조될 수 있는 종래의 집적 회로(600)의 단면도를 볼 수 있다. 집적 회로(600)는 CMOS 디바이스, BiCMOS 디바이스, 바이폴라 디바이스 또는 그 밖의 유사한 디바이스가 될 수 있다. 또한, 도 6에는, 저전압 트랜지스터(510), 고전압 트랜지스터(540), 장벽층(520) 및 상호연결 구조들(620)이 형성될 수 있는 유전체층들(615)을 포함하는, 종래의 집적 회로(600)의 구성요소들이 도시되어 있다. 상호연결 구조들(620)은 트랜지스터들(510,540)을 집적 회로(600)의 다른 영역들에 연결시킨다. 또한, 기판(640) 위에 모두 배치된 터브들(tubs;623,625), 소스 영역들(633) 및 드레인 영역들(635)을 종래의 방식으로 형성할 수 있다.
본 발명을 상세하게 설명하였지만, 본 기술 분야의 통상의 지식을 가진자들은 본 발명의 정신 및 범위를 벗어나지 않고 다양한 교환, 변경등을 할 수 있음은 물론이다.

Claims (34)

  1. 2중 게이트 반도체 디바이스에 있어서,
    제 1 게이트 유전체가 그 위에 배치된 저전압 영역으로서, 상기 제 1 게이트 유전체는 상기 제 1 게이트 유전체 상에 배치된 질소 및 산소를 포함하는 확산 장벽층을 갖는, 상기 저전압 영역, 및
    제 2 게이트 유전체가 그 위에 배치된 고전압 영역으로서, 상기 제 2 게이트 유전체는 상기 제 1 게이트 유전체보다 더 두꺼우며 상기 고전압 영역은 상기 확산 장벽층이 없는, 상기 고전압 영역을 포함하는, 2중 게이트 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 게이트 유전체는 약 3.5nm의 두께를 가지며, 상기 제 1 게이트 유전체는 약 1.0nm 내지 약 2.0nm의 두께를 갖는, 2중 게이트 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 확산 장벽층은 일반적인 공식, 즉 SiOXNY(여기서, X 및 Y는 가스유속과 온도 변화에 따라 변할 수 있다)을 갖는 산화질화물 장벽층인, 2중 게이트 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 산화질화물 장벽층은 약 0.5nm 내지 약 1.0nm의 두께를 갖는, 2중 게이트 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 게이트 유전체들은 산화물들인, 2중 게이트 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 산화물들은 실리콘 2산화물인, 2중 게이트 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 확산 장벽층 위에 배치된 제 1 게이트를 더 포함하는, 2중 게이트 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 2 게이트 유전체 위에 배치된 제 2 게이트를 더 포함하는, 2중 게이트 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제 1 게이트는 포지티브 채널 금속-산화물 반도체(PMOS) 디바이스의 게이트를 형성하는, 2중 게이트 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 게이트와 관련되고 보론으로 도핑된 소스/드레인 영역들을 더 포함하는, 2중 게이트 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 확산 장벽층은 보론의 침투를 억제하는, 2중 게이트 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 제 1 게이트 유전체는 고밀도 산화물인, 2중 게이트 반도체 디바이스.
  13. 2중 게이트 반도체 디바이스 형성 방법에 있어서,
    상기 2중 게이트 반도체 디바이스의 저전압 영역의 적어도 일부분 위에 제 1 게이트 유전체를 형성하는 단계,
    상기 제 1 게이트 유전체 상에 질소 및 산소를 포함하는 확산 장벽층을 형성하는 단계, 및
    2중 게이트 반도체 디바이스의 고전압 영역의 적어도 일부분 위에 상기 제 1 게이트 유전체 두께보다 더 두꺼운 제 2 게이트 유전체를 형성하는 단계를 포함하며,
    상기 고전압 영역은 상기 확산 장벽층이 없는, 2중 게이트 반도체 디바이스 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 게이트 유전체들을 형성하는 단계는 약 1.0nm 내지 약 2.0nm의 두께로 상기 제 1 게이트 유전체를 형성하는 단계와 약 3.5nm 두께로 상기 제 2 게이트 유전체를 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  15. 제 13 항에 있어서,
    확산 장벽층을 형성하는 단계는 일반적인 공식, 즉, SiOXNY(여기서, X 및 Y는 가스 유속 및 온도 변화에 따라 변할 수 있다)을 갖는 산화질화물 확산 장벽층을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  16. 제 15 항에 있어서,
    산화질화물 확산 장벽층을 형성하는 단계는 약 0.5nm 내지 약 1.0nm의 두께로 상기 산화질화물 확산 장벽층을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  17. 제 13 항에 있어서,
    확산 장벽층을 형성하는 단계는 약 0.5nm 내지 1.0nm의 두께를 갖는 장벽층을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  18. 제 13 항에 있어서,
    제 1 및 제 2 게이트 유전체들을 형성하는 단계는 산화물들을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  19. 제 18 항에 있어서,
    산화물들을 형성하는 단계는 실리콘 2산화물을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  20. 제 13 항에 있어서,
    상기 확산 장벽층 위에 제 1 게이트를 형성하는 단계를 더 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  21. 제 13 항에 있어서,
    상기 제 2 게이트 유전체 위에 제 2 게이트를 형성하는 단계를 더 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  22. 제 20 항에 있어서,
    제 1 게이트를 형성하는 단계는 포지티브 채널 금속-산화물 반도체(PMOS) 디바이스의 게이트를 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  23. 제 22 항에 있어서,
    상기 제 1 게이트와 관련된 보론이 도핑된 소스/드레인 영역들을 형성하는 단계를 더 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  24. 제 13 항에 있어서,
    상기 확산 장벽층을 형성하는 단계는 상기 게이트 누설을 낮추고 보론의 침투를 억제시키는, 2중 게이트 반도체 디바이스 형성 방법.
  25. 제 13 항에 있어서,
    확산 장벽층을 형성하는 단계는 저압 화학적 증기 증착법(LPCVD) 처리 또는 플라즈마 강화된 화학적 증기 증착법(PECVD) 처리를 사용하여 확산 장벽층을 형성하는 단계를 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  26. 제 13 항에 있어서,
    상기 제 2 게이트 유전체를 형성하는 동안 상기 제 1 게이트 유전체를 고밀도화하는 단계를 더 포함하는, 2중 게이트 반도체 디바이스 형성 방법.
  27. 집적 회로에 있어서,
    제 1 게이트 유전체가 그 위에 배치된 저전압 영역으로서, 상기 제 1 게이트 유전체는 상기 제 1 게이트 유전체 상에 배치된 질소 및 산소를 포함하는 확산 장벽층을 갖는, 상기 저전압 영역, 및 제 2 게이트 유전체가 그 위에 배치되고 상기 확산 장벽층이 없는 고전압 영역으로서, 상기 제 2 게이트 유전체는 상기 제 1 게이트 유전체보다 더 두께운, 상기 고전압 영역을 포함하는, 기판 상에 배치된 2중 게이트 트랜지스터들;
    상기 2중 게이트 트랜지스터들 위에 배치된 유전체 레벨들; 및
    동작가능한 집적 회로를 형성하도록 상기 2중 게이트 트랜지스터들을 상호연결하기 위해 상기 유전체 레벨들 내에 배치된 상호연결 구조들을 포함하는, 집적 회로.
  28. 제 27 항에 있어서,
    상기 제 1 게이트 유전체는 약 1.0nm 내지 약 2.0nm의 두께를 가지며, 상기 제 2 게이트 유전체는 약 3.5nm의 두께를 갖는, 집적 회로.
  29. 제 27 항에 있어서,
    상기 확산 장벽층은 일반적인 공식, 즉, SiOXNY(여기서 X 및 Y는 가스 유속 및 온도 변화에 의해 변할 수 있다)을 갖는 산화질화물 장벽층인, 집적 회로.
  30. 제 27 항에 있어서,
    상기 제 2 게이트 유전체 위에 배치된 제 2 게이트를 더 포함하는, 집적 회로.
  31. 제 27 항에 있어서,
    상기 확산 장벽층 위에 배치된 제 1 게이트를 더 포함하는, 집적 회로.
  32. 제 31 항에 있어서,
    상기 제 1 게이트는 포지티브 채널 금속-산화물 반도체(PMOS) 디바이스의 게이트를 형성하는, 집적 회로.
  33. 제 27 항에 있어서,
    상기 확산 장벽층은 상기 게이트 누설을 낯추며 보론의 침투를 억제하는, 집적 회로.
  34. 제 27 항에 있어서,
    CMOS 디바이스, BiCMOS 디바이스 및 바이폴라 디바이스로 구성된 그룹으로부터 선택된 디바이스를 더 포함하는, 집적 회로.
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