KR20010084649A - Clip loop test apparatus and method by use of fsk in a clip service board in exchange - Google Patents
Clip loop test apparatus and method by use of fsk in a clip service board in exchange Download PDFInfo
- Publication number
- KR20010084649A KR20010084649A KR1020000009844A KR20000009844A KR20010084649A KR 20010084649 A KR20010084649 A KR 20010084649A KR 1020000009844 A KR1020000009844 A KR 1020000009844A KR 20000009844 A KR20000009844 A KR 20000009844A KR 20010084649 A KR20010084649 A KR 20010084649A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- fsk
- loop
- transmission
- clip
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/26—Arrangements for supervision, monitoring or testing with means for applying test signals or for measuring
- H04M3/28—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor
- H04M3/30—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor for subscriber's lines, for the local loop
- H04M3/302—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor for subscriber's lines, for the local loop using modulation techniques for copper pairs
- H04M3/303—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor for subscriber's lines, for the local loop using modulation techniques for copper pairs and using PCM multiplexers, e.g. pair gain systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/42—Systems providing special services or facilities to subscribers
- H04M3/42025—Calling or Called party identification service
- H04M3/42034—Calling party identification service
- H04M3/42042—Notifying the called party of information on the calling party
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
- H04M2201/34—Microprocessors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
- H04M2201/36—Memories
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2203/00—Aspects of automatic or semi-automatic exchanges
- H04M2203/05—Aspects of automatic or semi-automatic exchanges related to OAM&P
- H04M2203/055—Aspects of automatic or semi-automatic exchanges related to OAM&P loopback testing
Abstract
Description
본 발명은 교환기에 관한 것으로, 특히 FSK(Frequency Shift Keying)를 이용한 클립 서비스보드(Clip service board)의 루프 테스트(Loop test) 장치 및 방법에 관한 것이다.The present invention relates to an exchanger, and more particularly, to an apparatus and method for a loop test of a clip service board using frequency shift keying (FSK).
통상적으로 FSK를 이용한 클립 서비스란 착신자의 단말기를 통해 발신 일시, 발신자 번호 그리고 발신자 이름 등을 디스플레이 해주는 부가 서비스로서 착신측 교환기에서는 착신자의 상태에 따라 온-훅 전송(On-hook transmission), 오프-훅 전송(Off-hook transmission)으로 나누어 발신자의 정보를 FSK를 이용하여 전송한다.Typically, the clip service using FSK is an additional service that displays the originating date, calling party number, and calling party name through the called party's terminal. It divides into off-hook transmission and transmits sender's information using FSK.
도 1은 종래 클립 서비스보드의 블록 구성을 도시한 것이고, 도 2는 상기 도 1의 DSP(Digital Signal Processor)의 내부 메모리 맵의 구성을 도시한 것이다. 상기 도 1에서와 같이 FSK를 이용한 클립 서비스를 하기 위해서는 DSP(100,102,104,106)에서 클립 데이터를 발생시켜 DPRAM(Dual Port RAM)(108,110,112,114)을 통하여 전송을 한다. 이하 상기 도 1 및 도 2를 참조하여 발생과정을 살펴보면, 상기 도 2의 DSP 내부 데이터 메모리 맵(Map)에서 온-클립 DAPAM B2(DP0)의 메모리를 5∼6개만 사용하였고, DARAM B0과 DARAM B1의 DP2(데이터 페이지2)∼DP9까지를 이용하여 한 개의 DP에 2COSJFDL 들어갈 수 있도록 하이(High)와 로우(Low)로 각각 64워드(Word)로 나누어 사용한다. 1채널당 64워드의 메모리를 할당했으며 한 개의 채널을 처리하는데 64개를 거의 다 사용하였기 때문에 수신을 확인해 볼 수가 없었고, 수신 기능 확인을 위한 루프 테스트를 위해 할당할 메모리가 없었다.1 is a block diagram of a conventional clip service board, and FIG. 2 is a block diagram of an internal memory map of a digital signal processor (DSP) of FIG. 1. As shown in FIG. 1, in order to perform a clip service using FSK, the clip data is generated by the DSPs 100, 102, 104, and 106 and transmitted through the dual port RAM (DPRAM) 108, 110, 112, and 114. 1 and 2, only 5 to 6 memories of the on-clip DAPAM B2 (DP0) are used in the DSP internal data memory map of FIG. 2, and DARAM B0 and DARAM are used. Using DP2 (data page 2) to DP9 of B1, high and low are divided into 64 words each so that 2COSJFDL can be inserted into one DP. Since we allocated 64 words of memory per channel, and almost 64 of them were used to process one channel, we couldn't confirm the reception, and there was no memory to allocate for the loop test to verify the reception function.
따라서 기존의 DSP 프로그램에서는 클립 데이터의 송신과 어럴트 톤(Alert tone) 송출만을 수행하였기 때문에 데이터가 제대로 송신이 되었는지 여부를 확인할 수 없는 문제점이 있었다.Therefore, in the conventional DSP program, since only clip data transmission and alert tone transmission are performed, it is not possible to confirm whether or not the data is properly transmitted.
따라서 본 발명의 목적은 클립 데이터의 송신에러 여부를 사전에 검사할 수 있는 FSK를 이용한 클립 서비스의 루프 테스트 장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus and method for loop test of a clip service using FSK, which can check whether a clip data transmission error occurs in advance.
상술한 목적을 달성하기 위한 본 발명은 교환기내 클립 서비스보드에서 FSK를 이용한 루프 테스트 장치에 있어서, 송신 채널 데이터 영역에 송신 FSK데이터를 저장하며, 수신 채널 데이터 영역에 루프-백된 수신 FSK데이터를 저장하는 메모리와, 루프 테스트시 상기 메모리의 송신 채널 데이터 영역에 기록된 송신 FSK데이터를 읽어들여 루프-백 처리하여 다시 상기 메모리의 수신 채널 데이터 영역에 기록하는 FPGA와, 루프 테스트 명령 인가시 클립 서비스를 위한 테스트 메시지를 FSK데이터로 발생시켜 상기 메모리의 송신 채널 데이터 영역에 기록시키며, FPGA로부터 루프-백되어 상기 메모리의 수신 채널 데이터 영역에 기록된 FSK데이터의 체크-썸을 검사하여 클립 서비스 데이터의 정상 송신 여부를 상기 교환기내 CPU로 알리는 DSP를 포함하여 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a loop test apparatus using an FSK in a clip service board in an exchange, wherein the transmit FSK data is stored in a transmission channel data area, and the loop-backed reception FSK data is stored in a reception channel data area. A memory to read out, loop-back and transmit the FSK data recorded in the transmission channel data area of the memory during a loop test, and write the data back to the reception channel data area of the memory; and a clip service when a loop test command is applied. A test message is generated as FSK data and recorded in the transmission channel data area of the memory, and loop-backed from the FPGA to check the check-sum of the FSK data recorded in the reception channel data area of the memory to check the normality of the clip service data. And a DSP informing the CPU in the exchange whether or not to transmit the signal. It shall be.
도 1은 종래 클립 서비스보드의 블록 구성도,1 is a block diagram of a conventional clip service board,
도 2는 상기 도 1의 DSP의 내부 데이터 메모리 맵도,2 is an internal data memory map of the DSP of FIG.
도 3은 본 발명의 실시 예에 따른 클립 서비스보드내 루프 테스트장치의 블록 구성도,3 is a block diagram of a loop test apparatus in a clip service board according to an embodiment of the present invention;
도 4는 상기 도 3의 FPGA의 상세 블록 구성도,4 is a detailed block diagram of the FPGA of FIG.
도 5는 본 발명의 실시 예에 따른 루프 테스트 처리 흐름도.5 is a loop test process flow diagram according to an embodiment of the present invention.
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 구체적인 처리 흐름과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Many specific details are set forth in the following description and in the accompanying drawings, in order to provide a more thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. And a detailed description of known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.
도 3은 본 발명의 실시 예에 따른 클립 서비스보드에서 FSK 데이터를 이용한 루프 테스트 장치의 블록 구성을 도시한 것이다. 상기 도 3을 참조하면, 본 발명의 실시 예에 따른 루프 테스트장치는 DSP0∼DSP3까지 4개의 DSP로 구성되어 각 DSP(300)마다 16채널을 처리하며, 각각의 DSP(300)에는 외부 메모리로 사용되는 DPRAM(302)이 연결되고 DPRAM(302)은 FPGA(Field Programmable Gate Array)(304)로 연결되도록 구성된다. 상기 DPRAM(302)의 메모리 맵은 아래의 [표 1]에서와 같이 구성된다.3 is a block diagram of a loop test apparatus using FSK data in a clip service board according to an exemplary embodiment of the present invention. Referring to FIG. 3, the loop test apparatus according to the embodiment of the present invention is configured with four DSPs from DSP0 to DSP3 to process 16 channels for each DSP 300, and each DSP 300 includes an external memory. The DPRAM 302 used is connected and the DPRAM 302 is configured to be connected to a Field Programmable Gate Array (FPGA) 304. The memory map of the DPRAM 302 is configured as shown in Table 1 below.
각 DSP(300)는 교환기 CPU(Central Processing Unit)의 명령에 의해 클립 데이터를 발생시켜 외부 메모리인 DPRAM(302)을 통해 FPGA(304)로 송신하며, FPGA(304)에서 루프-백(Loop-back)되어 수신되는 데이터와 송신한 데이터의 체크-썸(Check-sum)을 비교하여 데이터가 일치하는지 여부를 판단하고 이를 CPU에 보고한다.Each DSP 300 generates clip data by an instruction of an exchange CPU (Central Processing Unit) and transmits it to the FPGA 304 through an external memory, the DPRAM 302, and loop-back from the FPGA 304. A check-sum of the received data and the transmitted data is compared to determine whether the data match and report the result to the CPU.
FPGA(304)는 도 4에 도시된 바와 같은 내부 구성을 가지며, Linear-to-PCM변환부(400)를 통해 리니어(Linear) 데이터를 DPRAM(302)에서 읽어와 PCM(Pulse Code Modulation)데이터로 변환시키고, 본 발명의 실시 예에서와 같이 루프 테스트인 경우 루프 제어 비트(Loop control bit)를 셋팅하여 PCM데이터를 SHW로 보내지 않고 내부에서 루프-백시킨다. 내부에서 루프-백된 PCM데이터는 PCM-to-Linear 변환부(402)를 통해 리니어 데이터로 변환하여 DPRAM(302)으로 송신한다.The FPGA 304 has an internal configuration as shown in FIG. 4, and reads linear data from the DPRAM 302 through the linear-to-PCM conversion unit 400 to the pulse code modulation (PCM) data. In case of a loop test as in the embodiment of the present invention, the loop control bit is set to loop-back internally without sending PCM data to the SHW. The internally looped-back PCM data is converted into linear data by the PCM-to-Linear converter 402 and transmitted to the DPRAM 302.
도 5는 본 발명의 실시 예에 따른 루프 테스트 장치에서의 루프 테스트 처리 흐름도를 도시한 것이다. 이하 상기 도 3, 도 4 및 도 5를 참조하여 본 발명의 실시 예를 상세히 설명한다.5 is a flowchart illustrating a loop test process in a loop test apparatus according to an exemplary embodiment of the present invention. Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3, 4, and 5.
먼저 CPU에 의해 임의의 채널에 대한 수신 시험의 플래그(Flag)와 타입(Type) 정보가 DPRAM(302)에 기록되어 루프 테스트 명령이 수신되는 경우 즉, 이때 루프 테스트를 의미하는 플래그는 "1"이고 타입은 "3"이라고 가정하면, CPU는 FPGA(304)를 통해 해당 채널 DPRAM(302)의 플래그 영역에 "1" 그리고 타입정보 영역에 "3"을 기록한다. 그러면 DSP(300)는 (500)단계에서 이에 응답하여 (502)단계로 진행해서 해당 채널의 테스트 메시지를 FSK 데이터로 발생시킨다. 이어 DSP(300)는 (504)단계로 진행하여 상기 FSK데이터를 DPRAM(302) 'Tx(송신) 채널 데이터'의 해당 채널 영역으로 전송한다. 이에 따라 FPGA(304)는 (506)단계에서 상기 DPRAM(302)의 'Tx 채널 데이터'의 해당 채널 영역에 기록된 FSK 리니어(Linear) 데이터를 읽어들여 Linear-to-PCM 변환부(400)를 통해 PCM 데이터로 변환시킨다. 이어 FPGA(304)는 (508)단계로 진행하여 현재 동작 수행과정이 상기와 같이 CPU로부터의 요구에 따른 루프 테스트 과정인지 여부를 검사한다. 이때 만일 루프 테스트가 아닌 경우 FPGA(304)는 (510)단계로 진행하여 상기 PCM 데이터를 SHW로 전송한다.First, when the flag and type information of a reception test for an arbitrary channel is written to the DPRAM 302 by the CPU and a loop test command is received, that is, a flag indicating a loop test is "1". And type "3", the CPU writes "1" in the flag area of the corresponding channel DPRAM 302 and "3" in the type information area via the FPGA 304. The DSP 300 then proceeds to step 502 in response to step 500 and generates a test message of the channel as FSK data. In step 504, the DSP 300 transmits the FSK data to the corresponding channel region of the DPRAM 302 'Tx (transmission) channel data'. Accordingly, the FPGA 304 reads the FSK linear data recorded in the corresponding channel region of the 'Tx channel data' of the DPRAM 302 in step 506 and performs the linear-to-PCM conversion unit 400. To PCM data. Next, the FPGA 304 proceeds to step 508 to check whether the current operation execution process is a loop test process according to a request from the CPU as described above. In this case, if the loop test is not performed, the FPGA 304 proceeds to step 510 and transmits the PCM data to the SHW.
이와 달리 현재 동작 수행과정이 루프 테스트를 위한 것이라면 DSP(300)는 상기 (508)단계에서 이에 응답하여 (512)단계로 진행해서 루프 테스트를 위한 루프 제어비트를 셋팅하고, 상기 PCM 데이터를 상기 SHW로 전송하지 않고 내부에서 루프-백시킨다. 이어 FPGA(304)는 (514)단계에서 PCM-to-Linear 변환부(402)를 통해 상기 루프-백된 PCM 데이터를 FSK 리니어 데이터로 다시 변환시키고 체크-썸 데이터를 추가시킨 후, (516)단계로 진행하여 상기 DPRAM(302) 'Rx(수신) 채널 데이터'의 해당 채널 영역으로 전송시키게 된다. 이에 따라 DSP(300)는 (518)단계로 진행하여 상기 (516)단계에서 FPGA(304)로부터 전송된 DPRAM(302) 'Rx 채널 데이터'의 해당 채널 영역에 기록된 Rx 채널 데이터 영역의 데이터를 읽어 들인다. 이어 DSP(300)는 (520)단계로 진행하여 상기 읽어 들인 데이터를 필터링(Filtering), 페이즈 디텍팅(Phase detecting) 등 다수의 단계를 통해 메시지 종류를 분석한다. 이때 모든 채널에 대해 루프-백 테스트가 가능하게 하기 위하여 본 발명의 실시 예에서는 DSP(300) 내부 메모리 맵에서 DP0에 수신 데이터를 분석하는 기능 중 필터링, 페이즈 디텍팅 등 공통으로 수행하는 부분을 두었고, 해당 채널에만 필요한 데이터는 DP2∼DP9D에 할당된 메모리를 4개씩만 사용하도록 하였다. 따라서 각 채널에 할당된 64개의 메모리중 42개만을 사용하도록 여유를 두었으며, 이때 상기 DSP(300)는 상기와 같은 동작을 125μs 마다 반복 수행한다.In contrast, if the current operation is performed for the loop test, the DSP 300 proceeds to step 512 in response to the step 508, sets the loop control bit for the loop test, and sets the PCM data to the SHW. Loop-back internally without transmitting to the system. Subsequently, the FPGA 304 converts the loop-back PCM data back to FSK linear data through the PCM-to-Linear converter 402 in step 514 and adds check-sum data, and then in step 516. The DPRAM 302 transmits the data to the corresponding channel region of the Rx channel data. Accordingly, the DSP 300 proceeds to step 518 and the data of the Rx channel data area recorded in the corresponding channel area of the DPRAM 302 'Rx channel data' transmitted from the FPGA 304 in step 516. Read Next, the DSP 300 proceeds to step 520 and analyzes the message type through a plurality of steps such as filtering, phase detecting, and the like. In this case, in order to enable the loop-back test for all channels, an embodiment of the present invention includes a part which performs filtering, phase detection, etc. among the functions of analyzing the received data in DP0 in the DSP 300 internal memory map. In addition, only four memories allocated to DP2 ~ DP9D are used for data necessary for the corresponding channel. Therefore, only 42 of the 64 memories allocated to each channel are reserved, and the DSP 300 repeatedly performs the above operation every 125 μs.
이어 DSP(300)는 (522)단계로 진행하여 상기 수신된 데이터의 체크-썸이 송신한 메시지의 체크-썸과 일치하는지 여부를 검사한다. 이때 상기 송/수신된 데이터의 체크-썸이 일치하면 DSP(300)는 (524)단계로 진행하여 해당 채널의 DPRAM(302) 플래그 영역에 "3", 타입정보 영역에 "0"를 기록하여 루프 테스트가 양호함을 알리는 메시지를 CPU로 전송시키며, 체크-썸이 일치하지 않는 경우에는 DSP(300)는 (526)단계로 진행해서 해당 채널의 DPRAM(302) 플래그 영역에 "3", 타입정보 영역에 "1"을 기록하여 루프 테스트에 에러가 발생했음을 CPU로 알린다.The DSP 300 proceeds to step 522 to check whether the checksum of the received data matches the checksum of the transmitted message. At this time, if the check-sum of the transmitted / received data coincides, the DSP 300 proceeds to step 524 to record " 3 " in the DPRAM 302 flag area of the corresponding channel and " 0 " in the type information area. If the checksum is not matched, the DSP 300 proceeds to step 526, and if the checksum is not matched, the DSP 300 proceeds to step 526, and " 3 " Write "1" to the information area to tell the CPU that an error has occurred in the loop test.
따라서 클립 서비스보드에서 FSK데이터를 이용한 루프 테스트를 통하여 클립 데이터의 정상송신 여부 및 각 DSP의 정상 동작 여부를 알 수 있게 된다.Therefore, through the loop test using the FSK data in the clip service board, it is possible to know whether the clip data is normally transmitted and whether each DSP is normally operated.
상술한 바와 같이 본 발명은 FSK데이터를 이용한 루프 테스트를 통하여 클립데이터의 정상송신 여부 및 DSP의 장상동작 여부를 알 수 있는 이점이 있으며, 또한 듀얼포트 메모리를 사용함으로써 각 채널의 메모리 사용에 여유가 생기며, 메모리 효율을 높일 수 있는 이점이 있다.As described above, the present invention has an advantage in that it is possible to know whether the normal transmission of the clip data and the abnormal operation of the DSP are performed through the loop test using the FSK data, and the dual port memory can be used to afford the memory use of each channel. There is an advantage to increase the memory efficiency.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009844A KR100315683B1 (en) | 2000-02-28 | 2000-02-28 | Clip loop test apparatus and method by use of fsk in a clip service board in exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009844A KR100315683B1 (en) | 2000-02-28 | 2000-02-28 | Clip loop test apparatus and method by use of fsk in a clip service board in exchange |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084649A true KR20010084649A (en) | 2001-09-06 |
| KR100315683B1 KR100315683B1 (en) | 2001-12-13 |
Family
ID=19650741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000009844A KR100315683B1 (en) | 2000-02-28 | 2000-02-28 | Clip loop test apparatus and method by use of fsk in a clip service board in exchange |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100315683B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103678728A (en) * | 2013-11-25 | 2014-03-26 | 北京航空航天大学 | High-speed data recording system based on FPGA+DSP framework and establishment method thereof |
-
2000
- 2000-02-28 KR KR1020000009844A patent/KR100315683B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103678728A (en) * | 2013-11-25 | 2014-03-26 | 北京航空航天大学 | High-speed data recording system based on FPGA+DSP framework and establishment method thereof |
| CN103678728B (en) * | 2013-11-25 | 2016-10-26 | 北京航空航天大学 | A kind of construction method of High-speed Data Recording System based on FPGA+DSP framework |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100315683B1 (en) | 2001-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0628874Y2 (en) | Exchange device | |
| JP2584433B2 (en) | Method and apparatus for transmitting data messages to a selected telephone during a silence period between ringing signals | |
| US5504800A (en) | Cellular automated test set | |
| CA1238734A (en) | Speech response interface circuit | |
| KR100315683B1 (en) | Clip loop test apparatus and method by use of fsk in a clip service board in exchange | |
| US4967193A (en) | Digital loop carrier system having CPU to channel unit protocol | |
| JPH10276266A (en) | Exchange test device | |
| EP0622919A1 (en) | Interface device for format conversion | |
| KR100485684B1 (en) | Interface apparatus of digital signal processor for R2 signalling of system | |
| KR100325389B1 (en) | Apparatus For Voice Mail System Function A Tender Of Private Branch Exchange System | |
| KR100605997B1 (en) | Frequency shift keying service module of exchanging system | |
| US4532624A (en) | Parity checking arrangement for a remote switching unit network | |
| KR100247435B1 (en) | Apparatus for test verification using centralized automatic reporting on trunk in trunk test control | |
| KR100293933B1 (en) | Method for embodimenting transmission data in cdma radio communication system | |
| KR920005010B1 (en) | Universal signals transceiving circuit pack | |
| KR0154473B1 (en) | Apparatus and method for testing record guiding broadcasting apparatus in full electronic switching system | |
| KR920007490B1 (en) | Universial signal transceiving circuit | |
| KR100223367B1 (en) | Digital trunk test device in an electronical exchange system | |
| KR920008758B1 (en) | Universal signaling transceiver assembly | |
| KR900004469B1 (en) | Tone signals processing system | |
| SU571924A2 (en) | Device for connecting telegraph apparatus to communication line | |
| KR960002359B1 (en) | Data transmitter and receiver for an electronic switching system | |
| KR100377932B1 (en) | Call simulation performing method of voice mail system | |
| KR950007436B1 (en) | First input first output memory test method | |
| KR950035219A (en) | Gateway Implementation Method and System for Network Matching between Integrated Information Network and Local Area Network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061018 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |