KR20010081453A - Method for manufacturing pattern in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치를 구성하는 활성 영역과 필드 영역의 접합 부위가 손상되는 것을 방지하기 위한 반도체 장치의 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly, to a method of forming a pattern of a semiconductor device for preventing damage to a junction between an active region and a field region constituting a semiconductor device.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치의 집적도, 신뢰성 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다. 상기 반도체 장치 중에서 대표적인 메모리 소자로서는 디램(DRAM : Dynamic Random Access Memory)을 예로 들 수 있다. 상기 디램은 하나의 트랜지스터와 하나의 캐패시터를 구비하고, 상기 트랜지스터와 캐패시터에 전하를 충방전 시킴으로써, 데이터의 입출력을 수행한다. 이와 같이, 상기 캐패시터를 포함하는 디램의 고집적화를 위해서는 단위 셀 크기의 축소는 필연적이다. 그리고, 상기 단위 셀의 크기가 감소함에 따라 반도체 기판 상에 형성되는 패턴의 사이즈와 공정을 수행할 때 확보하는 공정 마진도 감소하게 된다. 이에 비하여, 반도체 장치의 수직 규모, 즉 반도체 장치를 구성하는 각 부재들의 종횡비는 더욱 증가하게 된다. 이와 같이 고집적화 되어 가는 디램의 제조 방법의 일례가 미합중국 특허 제 5,918,122 호에 개시되어 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to these demands, manufacturing techniques have been developed to improve the degree of integration, reliability, and response speed of semiconductor devices. A typical memory device among the semiconductor devices may be a DRAM (DRAM). The DRAM includes one transistor and one capacitor, and charges / discharges the transistor and the capacitor to perform input / output of data. As such, reduction in unit cell size is inevitable for high integration of the DRAM including the capacitor. As the size of the unit cell decreases, the size of the pattern formed on the semiconductor substrate and the process margin secured when the process is performed are also reduced. In contrast, the vertical scale of the semiconductor device, that is, the aspect ratio of each member constituting the semiconductor device is further increased. An example of a method for manufacturing a DRAM which is thus highly integrated is disclosed in US Pat. No. 5,918,122.
도 1a 내지 도 1d는 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a pattern of a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판(1)상에 활성 영역과 필드 영역을 한정하기 위한 필드 산화막(3) 및 활성 영역 상에 형성된 게이트 산화막(5)상에 화학 기상 증착법으로 폴리 실리콘을 증착시켜 폴리 실리콘막(7)을 형성한다. 상기 폴리 실리콘막(7)상에 텅스텐 실리사이드(WSix)로 이루어진 실리사이드막(9)을 형성한 다음 상기 실리사이드막(9) 상에 실리콘 산화막(11)을 형성한다.Referring to FIG. 1A, polysilicon is deposited by chemical vapor deposition on a field oxide film 3 for defining an active region and a field region on a semiconductor substrate 1 and a gate oxide film 5 formed on the active region. The silicon film 7 is formed. A silicide film 9 made of tungsten silicide (WSi x ) is formed on the polysilicon film 7, and a silicon oxide film 11 is formed on the silicide film 9.
도 1b를 참조하면, 상기 실리콘 산화막(11), 실리사이드막(9) 및 폴리 실리콘막(7)을 사진 식각 공정에 의해 패터닝하여 필드 산화막(3) 및 게이트 산화막(5) 상부에 복수 개의 게이트 전극(15)들을 형성한다. 이어서, 상기 게이트 전극(15)들을 이온 주입 방법을 사용하여, 상기 게이트 전극(15)들 사이의 노출된 반도체 기판(1)에 불순물을 주입하여 트랜지스터의 소스/드레인 영역을 구성하는 불순물 확산 영역(17)을 형성한다.Referring to FIG. 1B, the silicon oxide layer 11, the silicide layer 9, and the polysilicon layer 7 are patterned by a photolithography process to form a plurality of gate electrodes on the field oxide layer 3 and the gate oxide layer 5. (15) to form. Subsequently, impurities are implanted into the exposed semiconductor substrate 1 between the gate electrodes 15 by using an ion implantation method to form the source / drain regions of the transistors. 17).
도 1c를 참조하면, 상기 게이트 전극(15)들 및 확산 영역(17) 상에 질화막을 형성한 다음 상기 질화막을 전면 이방성 식각하여 상기 게이트 전극(15)들의 양측벽에 스페이서(20)를 형성한다. 이 때, 도 1c의 'A' 에 도시한 바와 같이, 상기 스페이서(20)를 형성할 때 스페이서(20)에 인접한 필드 산화막(3)의 에지 부분과 활성 영역의 접합 부위에서는 반도체 기판(1)의 일부가 함께 스파이크 형상으로 식각되는 현상이 발생한다.Referring to FIG. 1C, a nitride film is formed on the gate electrodes 15 and the diffusion region 17, and then the spacer film 20 is formed on both sidewalls of the gate electrodes 15 by anisotropically etching the nitride film. . At this time, as shown in 'A' of FIG. 1C, the semiconductor substrate 1 is formed at the junction between the edge portion of the field oxide film 3 adjacent to the spacer 20 and the active region when the spacer 20 is formed. A portion of the etched together into a spike shape occurs.
도 1d를 참조하면, 상기 스페이서(20)가 측벽에 형성된 게이트 전극(15)을 포함하는 반도체 기판(1)상에 콘택홀(30)을 갖는 층간 절연막 패턴(25)을 형성한다. 상기 층간 절연막 패턴(25)은 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 사진 식각 공정을 수행하여 형성한다. 그러나, 도 1d의 'B'에 나타낸 바와 같이, 상기 콘택홀(30)을 갖는 층간 절연막 패턴(25)을 형성하기 위한 식각 공정에서도 상기 스페이서를 형성할 때와 마찬가지로 상기 접합 부위가 스파이크 형상으로 식각되어 상기 스파이크 형상이 더 깊어지는 현상이 발생한다.Referring to FIG. 1D, the interlayer insulating layer pattern 25 having the contact hole 30 is formed on the semiconductor substrate 1 including the gate electrode 15 formed on the sidewall of the spacer 20. The interlayer insulating layer pattern 25 is formed by performing a photolithography process using a photoresist pattern (not shown) as an etching mask. However, as shown in 'B' of FIG. 1D, in the etching process for forming the interlayer insulating layer pattern 25 having the contact hole 30, the junction sites are etched in the shape of spikes as in the case of forming the spacers. This results in a phenomenon in which the spike shape becomes deeper.
이에 따라 상기 필드 영역을 구성하는 필드 산화막(3)이 소실되거나 상기 활성 영역이 손상되는데, 상기 손상은 데이터의 입출력을 위하여 캐패시터에 전하를 충방전할 때, 전하가 누출되는 현상인 재충전 불량(refresh fail)이 다량 발생하여, 결국 디램 제조 공정 수율이 현저하게 떨어지는 문제점이 있다.Accordingly, the field oxide film 3 constituting the field region is lost or the active region is damaged. The damage is a phenomenon in which charge is leaked when charging and discharging a charge in a capacitor for inputting / outputting data. A large amount of fail occurs, resulting in a significant drop in DRAM manufacturing process yield.
상기 문제점을 해결하기 위한 방법이 미합중국 특허 제 5,895,955 호에 개시되어 있다. 상기 미합중국 특허 제 5,895,955 호에 의하면, 식각 방지막을 사용하여, 필드 산화막의 소실이나, 활성 영역을 포함하는 기판의 손상을 방지한다. 이에 따라 상기 필드 산화막과 활성 영역이 식각되는 것을 방지할 수는 있지만, 식각 방지막 형성을 위한 공정과 상기 식각 방지막을 제거하는 공정이 추가되어 반도체 장치의 제조를 위한 공정 시간이 연장되는 문제점이 있다.A method for solving this problem is disclosed in US Pat. No. 5,895,955. According to the above-mentioned U.S. Patent No. 5,895,955, an etch stop film is used to prevent the loss of the field oxide film and damage to the substrate including the active region. Accordingly, although the field oxide layer and the active region may be prevented from being etched, a process for forming an etch stop layer and a process for removing the etch stop layer may be added, thereby increasing the process time for manufacturing a semiconductor device.
따라서, 본 발명의 목적은 반도체 장치를 구성하는 활성 영역과 필드 영역의 접합 부위가 손상되는 것을 방지하기 위한 반도체 장치의 패턴 형성 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of forming a pattern of a semiconductor device for preventing damage between the junctions of the active and field regions constituting the semiconductor device.
도 1a 내지 도 1d는 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a pattern of a conventional semiconductor device.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
1, 31 : 반도체 기판 3, 35 : 필드 산화막1, 31: semiconductor substrate 3, 35: field oxide film
5, 40 : 게이트 산화막 7 ,45a : 폴리 실리콘막5, 40 gate oxide film 7, 45a polysilicon film
9 : 실리사이드막 11 : 실리콘 산화막9: silicide film 11: silicon oxide film
15, 55 : 게이트 전극 17, 75 : 확산 영역15, 55: gate electrode 17, 75: diffusion region
20, 70 : 스페이서 25, 80 : 층간 절연막 패턴20, 70: spacer 25, 80: interlayer insulating film pattern
30, 85 : 콘택홀 45 : 폴리 실리콘 패턴30, 85: contact hole 45: polysilicon pattern
50 : 절연막 패턴 50a : 제1 절연막50: insulating film pattern 50a: first insulating film
70a : 제2 절연막 80a : 층간 절연막70a: second insulating film 80a: interlayer insulating film
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 반도체 장치의 패턴 형성 방법은, 반도체 기판상에 게이트 전극을 형성한 후, 상기 게이트 전극이 형성된 반도체 기판상에 질화물을 침적하여 절연막을 형성한다. 그리고, 상기 절연막과 필드 산화막의 식각비가 10 : 1 이상인 식각 가스로 상기 절연막을 식각하여 스페이서를 형성하는 것을 포함한다.In order to achieve the above object of the present invention, in the pattern forming method of the semiconductor device of the present invention, after forming a gate electrode on the semiconductor substrate, nitride is deposited on the semiconductor substrate on which the gate electrode is formed to form an insulating film. And forming a spacer by etching the insulating layer with an etching gas having an etch ratio of the insulating layer and the field oxide layer of 10: 1 or more.
상기 절연막은 질화실리콘(Si3N4)을 구성되는 질화물을 사용하여 저압 화학 기상 증착 방법 내지 플라즈마 증대 화학 기상 증착 방법으로 형성하고, 상기 식각 가스는 Cl2및 He가 혼합된 가스 또는 Cl2및 O2가 혼합된 가스이다.The insulating layer is formed by a low pressure chemical vapor deposition method or a plasma enhanced chemical vapor deposition method using a nitride made of silicon nitride (Si 3 N 4 ), and the etching gas is a mixture of Cl 2 and He or Cl 2 and O 2 is a mixed gas.
상기 식각비를 확보한 공정을 수행하여 상기 절연막이 빠르게 식각되게 함으로서 상기 필드 산화막이 식각되는 정도를 줄일 수 있다. 이에 따라 필드 영역을 구성하는 필드 산화막과 활성 영역의 접합 부위가 손상되는 것을 방지할 수 있다.The etching rate of the field oxide layer may be reduced by quickly etching the insulating layer by performing the process of securing the etching ratio. As a result, damage to the junction between the field oxide film constituting the field region and the active region can be prevented.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 패턴 형성 방법을 상세하게 설명한다.Hereinafter, a pattern forming method of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 실리콘과 같은 반도체로 이루어진 기판(31)상에 실리콘 부분 산화법(LOCOS : Local Oxidation of Silicon)을 이용하여 필드 영역과 활성 영역을 구분하기 위한 필드 산화막(35)을 형성한다. 다음에, 상기 활성 영역상에 열산화법에 의해 노출된 기판(31)상부를 부분적으로 산화시켜 게이트 산화막(40)을형성한다. 여기서 상기 필드 산화막(35)은 약 2,000∼6,000Å 정도의 두께를 갖도록 형성하며, 게이트 산화막(40)은 약 40∼200Å의 두께를 갖도록 형성한다.Referring to FIG. 2A, a field oxide layer 35 is formed on a substrate 31 made of a semiconductor such as silicon to distinguish a field region from an active region by using a local oxide of silicon (LOCOS) method. Next, the gate oxide film 40 is formed by partially oxidizing the upper portion of the substrate 31 exposed by the thermal oxidation method on the active region. Here, the field oxide film 35 is formed to have a thickness of about 2,000 to 6,000 Å, and the gate oxide film 40 is formed to have a thickness of about 40 to 200 Å.
이어서, 상기 필드 산화막(35) 및 게이트 산화막(40)이 형성된 반도체 기판(31)상에 폴리 실리콘막(45a) 및 산화 실리콘으로 이루어진 제1 절연막(50a)을 순차적으로 형성한다. 여기서 상기 폴리 실리콘막(45a)은 플라즈마 증대 화학 기상 증착 방법으로 500 내지 2,000Å 정도의 두께를 갖도록 형성하며, 상기 제1 절연막(50a)은 플라즈마 화학 기상 증착 방법으로 500 내지 2,000Å 정도의 두께를 갖도록 형성한다.Subsequently, a first insulating film 50a made of a polysilicon film 45a and silicon oxide is sequentially formed on the semiconductor substrate 31 on which the field oxide film 35 and the gate oxide film 40 are formed. Here, the polysilicon film 45a is formed to have a thickness of about 500 to 2,000 mW by a plasma enhanced chemical vapor deposition method, and the first insulating film 50a has a thickness of about 500 to 2,000 mW by a plasma chemical vapor deposition method. It is formed to have.
도 2b를 참조하면, 상기 폴리 실리콘막(45a) 및 제1 절연막(50a)을 사진 식각 방법에 의하여 패터닝하여 필드 산화막(35) 및 게이트 산화막(40)상부에 폴리 실리콘 패턴(45) 및 절연막 패턴(50)을 포함하는 게이트 전극(55)을 형성한다. 상기 폴리 실리콘막(45a) 및 제1 절연막(50a)의 식각은 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 사진 식각 공정을 수행하여 형성한다.Referring to FIG. 2B, the polysilicon layer 45a and the first insulating layer 50a are patterned by a photolithography method to form the polysilicon pattern 45 and the insulating layer pattern on the field oxide layer 35 and the gate oxide layer 40. A gate electrode 55 including 50 is formed. The etching of the polysilicon layer 45a and the first insulating layer 50a is performed by performing a photolithography process using a photoresist pattern (not shown) as an etching mask.
도 2c를 참조하면, 상기 게이트 전극(55)이 형성된 반도체 기판(31)상에 질화실리콘(Si3N4)과 같은 질화물을 플라즈마 증대 화학 기상 증착 방법으로 1,000∼4,000Å 정도의 두께를 갖도록 제2 절연막(70a)을 형성한다.Referring to FIG. 2C, nitrides such as silicon nitride (Si 3 N 4 ) on the semiconductor substrate 31 on which the gate electrode 55 is formed may be formed to have a thickness of about 1,000 to 4,000 Å by a plasma enhanced chemical vapor deposition method. 2 insulating film 70a is formed.
도 2d를 참조하면, 상기 제2 절연막(70a)을 이방성 식각하여 상기 게이트 전극(55)들의 양측벽에 스페이서(70)를 형성한다. 상기 식각 공정은 상기 제2 절연막(70a)과 상기 필드 산화막(35)의 식각비가 10 : 1 이상인 식각 가스를 사용하여 수행한다. 여기서 상기 식각비가 10 :1 이상인 식각 가스는 Cl2및 He가 혼합된 식각 가스 또는 Cl2및 O2가 혼합된 식각 가스이다. 상기와 같은 식각비를 확보한 공정을 수행하여 상기 제2 절연막(70a)이 빠르게 식각되게 함으로서 상기 필드 산화막(35)이 식각되는 정도를 줄일 수 있다. 이에 따라 반도체 장치의 필드 영역을 구성하는 필드 산화막(35)과 활성 영역이 접합하는 접합 부위가 손상되는 것을 방지할 수 있다. 따라서, 필드 산화막의 에지 부분이 노출되어 발생하는 전하 누출을 줄일 수 있기 때문에 반도체 장치의 재충전 특성의 저하를 예방할 수 있다.Referring to FIG. 2D, the second insulating layer 70a is anisotropically etched to form spacers 70 on both sidewalls of the gate electrodes 55. The etching process may be performed using an etching gas having an etching ratio of 10: 1 or more to the second insulating layer 70a and the field oxide layer 35. Here, the etching gas having an etching ratio of 10: 1 or more is an etching gas in which Cl 2 and He are mixed or an etching gas in which Cl 2 and O 2 are mixed. By performing the process of securing the etch ratio as described above, the second insulating film 70a may be etched quickly, thereby reducing the degree of etching of the field oxide film 35. This can prevent damage to the junction site where the field oxide film 35 constituting the field region of the semiconductor device and the active region are bonded. As a result, the leakage of charges caused by the exposed edge portion of the field oxide film can be reduced, thereby preventing the deterioration of the recharging characteristics of the semiconductor device.
도 2e를 참조하면, 상기 스페이서(70)가 형성된 반도체 기판(31)에 이온 주입 공정으로 활성 영역에 불순물을 주입하여 트랜지스터의 소스/드레인 영역을 구성하는 불순물 확산 영역(75)을 형성한다. 상기 이온 주입 공정에서는 상기 게이트 전극(55)들 및 상기 게이트 전극(55)들의 양측벽에 형성된 스페이서(70)가 마스크의 역할을 수행한다.Referring to FIG. 2E, an impurity is implanted into an active region of the semiconductor substrate 31 having the spacer 70 formed by an ion implantation process to form an impurity diffusion region 75 constituting a source / drain region of a transistor. In the ion implantation process, the gate electrodes 55 and spacers 70 formed on both sidewalls of the gate electrodes 55 serve as masks.
도 2f를 참조하면, 상기 게이트 전극이 형성된 기판의 전면에 보로포스포 실리케이트 글라스(BPSG : Borophosphorsilicate Glass) 또는 포스포 실리케이트 글라스(PSG :Phosphorsilicate Glass)등의 절연 물질로 이루어진 층간 절연막(80a)을 형성한다. 상기 층간 절연막(80a)은 화학 기상 증착 방법으로 2,000∼10,000Å 정도의 두께를 갖도록 형성한다. 이어서, 후속하는 증착 및 패터닝 공정을 위하여 CMP(Chemical Mechanical Polishing) 공정으로 층간 절연막(80a)의 상부를 평탄화시킨다.Referring to FIG. 2F, an interlayer insulating layer 80a made of an insulating material such as borophosphorsilicate glass (BPSG) or phosphosilicate glass (PSG) is formed on the entire surface of the substrate on which the gate electrode is formed. do. The interlayer insulating film 80a is formed to have a thickness of about 2,000 to 10,000 Å by chemical vapor deposition. Next, the upper portion of the interlayer insulating film 80a is planarized by a chemical mechanical polishing (CMP) process for subsequent deposition and patterning processes.
도 2g를 참조하면, 상기 평탄화된 층간 절연막(80a) 상에 포토레지스트층(도시되지 않음)을 형성한다. 그리고 상기 포토레지스트층을 정렬, 노광 및 현상을 수행하여 포토레지스트층을 포토레지스트 패턴(도시되지 않음)으로 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 확산 영역(75)을 노출시키는 콘택홀(85)을 갖는 층간 절연막 패턴(80)을 형성한다.Referring to FIG. 2G, a photoresist layer (not shown) is formed on the planarized interlayer insulating layer 80a. The photoresist layer is aligned, exposed to light, and developed to form a photoresist layer in a photoresist pattern (not shown). Subsequently, an interlayer insulating layer pattern 80 having a contact hole 85 exposing the diffusion region 75 is formed using the photoresist pattern as an etching mask.
이상에서 살펴본 바와 같이, 본 발명에 따르면 스페이서의 형성을 위하여 식각 공정을 수행할 때 식각비가 10 : 1 이상인 식각 가스를 사용함으로써 스페이서로 형성되는 절연막에 비하여 필드 산화막의 식각 속도가 저하되므로 필드 산화막 에지 부분의 과도한 식각을 방지할 수 있다. 따라서, 필드 산화막 에지 부분이 노출되어 발생하는 전하 누출을 줄일 수 있기 때문에 반도체 장치의 재충전 특성의 저하를 예방할 수 있다.As described above, according to the present invention, when the etching process is performed to form the spacer, the etching rate of the field oxide film is lowered as compared to the insulating film formed by the spacer by using an etching gas having an etching ratio of 10: 1 or more. Excessive etching of the part can be prevented. Therefore, the charge leakage caused by the exposed portion of the field oxide film edge can be reduced, thereby preventing the deterioration of the recharging characteristics of the semiconductor device.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to the preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be appreciated that it can be changed.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000006883A KR20010081453A (en) | 2000-02-14 | 2000-02-14 | Method for manufacturing pattern in a semiconductor device |
Applications Claiming Priority (1)
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| KR1020000006883A KR20010081453A (en) | 2000-02-14 | 2000-02-14 | Method for manufacturing pattern in a semiconductor device |
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| KR20010081453A true KR20010081453A (en) | 2001-08-29 |
Family
ID=19646321
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| KR1020000006883A KR20010081453A (en) | 2000-02-14 | 2000-02-14 | Method for manufacturing pattern in a semiconductor device |
Country Status (1)
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| KR (1) | KR20010081453A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7553761B2 (en) | 2005-01-05 | 2009-06-30 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
-
2000
- 2000-02-14 KR KR1020000006883A patent/KR20010081453A/en not_active Application Discontinuation
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|---|---|---|---|---|
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