KR20010076851A

KR20010076851A - Lcd source driver

Info

Publication number: KR20010076851A
Application number: KR1020000004259A
Authority: KR
Inventors: 이돈우
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-01-28
Filing date: 2000-01-28
Publication date: 2001-08-16
Also published as: KR100356811B1

Abstract

PURPOSE: An LCD source driver is provided, reduces the source driver size by making multichannel use a decoder and a buffer commonly. CONSTITUTION: An LCD source driver includes the first and second controllers, a shift register, a data latch unit, a decoder, a buffer and a demultiplexer. The first controller continuously receives bit streams of a digital video signal and divides the digital video signal into pieces each of which has a size for driving the unit pixel of a display panel. The second controller receives a load signal and generates n inner load signals from the load signal. The shift register sequentially generates a plurality of latch signals. The data latch unit is constructed of a plurality of data latches which sequentially receive the divided digital video signals, and n data latches among the data latches construct one data latch group. The output operations of data latches composing the data latch group are sequentially controlled by the n inner load signals. The decoder is configured of a plurality of decoders. The n data latches share one of the decoders. Only the digital video signal output from the data latch enabled by the inner load signal is converted into an analog video signal according to the shared decoder. The buffer improves the current driving performance of the analog video signal. The demultiplexer receives the output of the buffer and has n outputs.

Description

LCD SOURCE DRIVER

본 발명은 엘시디 소스 드라이버(LCD Source Driver)에 관한 것으로, 특히 폴리 실리콘 TFT LCD(Poly Silicon Thin Film Transistor Liquid Crystal Display)의 소스드라이버에 관한 것이다.The present invention relates to an LCD source driver, and more particularly to a source driver of a polysilicon TFT LCD (Poly Silicon Thin Film Transistor Liquid Crystal Display).

도 1은 종래의 엘시디 소스 드라이버의 블록 다이어그램이다. 디지털 제어부(102)에는 클럭 신호(CLK)와 디지털 영상 신호(RGB)가 입력된다. 이 디지털 제어부(102)은 연속적으로 입력되는 디지털 영상 신호(RGB)를 디스플레이 패널의 단위 픽셀을 구동하는데 필요한 크기 단위로 구분하여 출력하며, 이 때의 타이밍 제어는 클럭 신호(CLK)를 기준으로 하여 이루어진다.1 is a block diagram of a conventional LCD source driver. The digital control unit 102 receives a clock signal CLK and a digital image signal RGB. The digital control unit 102 outputs the digital image signal RGB continuously input in units of size required to drive the unit pixels of the display panel, and the timing control at this time is based on the clock signal CLK. Is done.

쉬프트 레지스터(104)는 디지털 제어부(102)에 의해 인에이블되어 데이터 래치 신호(LE)를 순차적으로 발생시킨다. 이 데이터 래치 신호(LE)는 각각의 데이터 래치(DL)를 순차적으로 인에이블시켜 디지털 영상 신호(RGB)가 래치될 수 있도록 한다.The shift register 104 is enabled by the digital control unit 102 to sequentially generate the data latch signal LE. The data latch signal LE sequentially enables each data latch DL so that the digital image signal RGB can be latched.

데이터 래치부(106)는 다수개의 데이터 래치(DL)로 구성된다. 쉬프트 레지스터(104)에 의해 인에이블된 각각의 데이터 래치(DL)에는 디스플레이 패널의 단위 픽셀을 구동하는데 필요한 크기의 디지털 영상 신호(RGB)가 순차적으로 입력되어 저장된다. 그러나 각각의 데이터 래치(DL)의 출력 동작은 로드 신호(LOAD)에 의해 동시에 이루어진다.The data latch unit 106 is composed of a plurality of data latches DL. Each of the data latches DL enabled by the shift register 104 sequentially receives and stores a digital image signal RGB having a size required to drive a unit pixel of a display panel. However, the output operation of each data latch DL is simultaneously performed by the load signal LOAD.

디코더부(108)는 다수개의 디코더(DEC)로 구성되며, 데이터 래치부(106)에서 출력되는 디지털 영상 신호(RGB)가 입력된다. 각각의 디코더(DEC)는 크게 레벨 쉬프터와 D/A 컨버터로 구성된다. 레벨 쉬프터는 디지털 영상 신호(RGB)를 흔히 V_COM으로 표기되는 기준전압을 중심으로 +극성의 데이터와 -극성의 데이터로 변환하며, D/A 컨버터는 디지털 영상 신호(RGB)를 아날로그 영상 신호로 변환한다.The decoder unit 108 includes a plurality of decoders DEC, and the digital image signal RGB output from the data latch unit 106 is input. Each decoder DEC is largely composed of a level shifter and a D / A converter. The level shifter converts the digital video signal (RGB) into + polar data and -polar data based on a reference voltage, often referred to as V _COM . The D / A converter converts the digital video signal (RGB) into an analog video signal. To convert.

버퍼부(110)는 다수개의 버퍼(B)로 구성된다. 각각의 버퍼(B)는 단위 전압이득을 갖는 전류증폭기(unit voltage gain current amplifier)로서, 디코더부(108)에서 만들어진 아날로그 영상 신호를 입력받아 전압 레벨은 그대로 유지한 채 전류 구동능력만을 증가시켜서 출력한다. 버퍼부(110)에서 출력되는 각각의 아날로그 영상 신호(OUT1∼OUTn)는 디스플레이 패널의 각 픽셀에 전달되어 해당 픽셀을 구동하게 된다.The buffer unit 110 is composed of a plurality of buffers (B). Each buffer B is a unit voltage gain current amplifier, and receives an analog video signal generated by the decoder 108 and increases the current driving capability while maintaining the voltage level. do. Each analog image signal OUT1 to OUTn output from the buffer unit 110 is transmitted to each pixel of the display panel to drive the pixel.

도 2는 종래의 엘시디 소스 드라이버의 동작 특성을 나타낸 타이밍 다이어그램이다. 도 2에서 D1, D2, D3, ···Dn으로 표시된 것은 한 블록의 디지털 영상 신호(RGB)로서, 각각 하나의 픽셀을 구동하는데 필요한 데이터이다. 한 블록의 디지털 영상 신호(RGB)는 로드 신호(LOAD)의 한 주기(T) 동안에 모두 입력된다.2 is a timing diagram showing the operation characteristics of the conventional LCD source driver. In FIG. 2, denoted by D1, D2, D3, ... Dn is a block of digital image signal RGB, each of which is required for driving one pixel. The digital image signals RGB of one block are all input during one period T of the load signal LOAD.

DECIN1∼DECINn는 디코더부에 입력되는 신호인데, 도 2에서는 D1∼Dn의 데이터가 디코더부에 입력되는 것을 나타낸다. 이와 같은 조건에서 버퍼부를 통하여 출력되는 아날로그 영상 신호(OUT1∼OUTn)는 디지털 영상 신호(RGB) 즉, D1, D2, D3, ···Dn가 아날로그로 변환된 신호이다.DECIN1 to DECINn are signals input to the decoder unit. In FIG. 2, data of D1 to Dn are input to the decoder unit. Under these conditions, the analog video signals OUT1 to OUTn output through the buffer section are digital video signals RGB, that is, signals in which D1, D2, D3, ... Dn are converted to analog.

도 2에 나타낸 각 신호의 발생 경로를 도 1을 참조하여 살펴보면 다음과 같다. 먼저 D1, D2, D3가 각각 데이터 래치 DL1, DL2, DL3에 래치된 상태에서, 로드 신호(LOAD)가 활성화되면, 각 데이터 래치(DL)의 데이터가 해당 디코더(DEC)에 입력된다. 각각의 디코더(DEC)에서 출력되는 아날로그 영상 신호는 버퍼(B)에 의해 전류 구동능력이 향상되어 출력된다.The generation path of each signal illustrated in FIG. 2 will be described with reference to FIG. 1. First, when the load signal LOAD is activated while D1, D2, and D3 are latched to the data latches DL1, DL2, and DL3, respectively, the data of each data latch DL is input to the corresponding decoder DEC. The analog video signal output from each decoder DEC is outputted by improving the current driving capability by the buffer B.

도 1에 나타낸 종래의 엘시디 소스 드라이버를 보면, 하나의 픽셀을 구동하는데 필요한 신호를 만들어내기 위하여 쉬프트 레지스터(SR)와 데이터 래치(DL), 디코더(DEC), 버퍼(B)로 구성되는 하나의 채널 블록이 필요한 것을 알 수 있다. 채널의 수 디스플레이 패널의 수평 라인을 구성하는 픽셀의 수가 증가할수록 채널 블록의 수 역시 함께 증가하게 되어 소스 드라이버가 차지하는 면적이 커진다. 반도체 칩은 동작 속도와 함께 집적도(즉, 칩 사이즈)가 매우 중요시되므로 엘시디의 소스 드라이버의 크기를 줄이기 위한 방법이 요구된다.Referring to the conventional LCD source driver shown in FIG. 1, a shift register SR, a data latch DL, a decoder DEC, and a buffer B are used to generate a signal required to drive one pixel. It can be seen that a channel block is needed. Number of Channels As the number of pixels constituting the horizontal line of the display panel increases, the number of channel blocks also increases, thereby increasing the area occupied by the source driver. Since semiconductor chips have an extremely high degree of integration (ie chip size) along with operation speed, a method for reducing the size of an LCD source driver is required.

따라서 본 발명은 엘시디 소스 드라이버에서, 디스플레이 패널의 단위 픽셀을 구동하는데 필요한 신호를 만들어내는 다수개의 채널 블록에서 하나의 디코더와 버퍼를 공유하도록 함으로써 소스 드라이버의 크기를 줄일 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to reduce the size of a source driver by allowing an LCD source driver to share a buffer with one decoder in a plurality of channel blocks that generate a signal required to drive a unit pixel of a display panel.

이와 같은 목적의 본 발명은 제 1 및 제 2 제어부와, 쉬프트 레지스터, 데이터 래치부, 디코더부, 버퍼부, 디멀티플렉서부를 포함하여 이루어진다.The present invention for this purpose comprises a first and a second control unit, a shift register, a data latch unit, a decoder unit, a buffer unit, and a demultiplexer unit.

제 1 제어부는 디지털 영상 신호의 비트 스트림이 연속적으로 입력되고, 디지털 영상 신호를 디스플레이 패널의 단위 픽셀을 구동하기 위한 크기로 나누어 출력한다. 제 2 제어부는 로드 신호가 입력되고, 로드 신호로부터 n개의 내부 로드 신호를 발생시킨다. 쉬프트 레지스터는 제 1 제어부에 의해 제어되어 다수개의 데이터 래치 신호를 순차적으로 발생시킨다. 데이터 래치부는 다수개의 데이터 래치로 구성되고, 다수개의 데이터 래치가 다수개의 데이터 래치 신호에 의해 순차적으로 인에이블되며, 인에이블되는 데이터 래치에 디스플레이 패널의 단위 픽셀을 구동하는데필요한 크기의 디지털 영상 신호가 순차적으로 입력되고, 다수개의 데이터 래치 가운데 n개의 데이터 래치가 하나의 데이터 래치 그룹을 구성하여 하나의 데이터 래치 그룹을 구성하는 각각의 데이터 래치의 출력 동작이 n개의 내부 로드 신호에 의해 순차적으로 제어된다. 디코더부는 다수개의 디코더로 구성되고, 데이터 래치 그룹을 구성하는 n개의 데이터 래치가 다수개의 디코더 가운데 하나를 공유하며, 내부 로드 신호에 의해 인에이블된 데이터 래치에서 출력되는 디지털 영상 신호만이 공유 디코더에 의해 아날로그 영상 신호로 변환되어 출력된다. 버퍼부는 다수개의 버퍼로 구성되고, 디코더부에서 출력되는 아날로그 영상 신호의 전류 구동능력을 향상시킨다. 디멀티플렉서부는 버퍼의 출력이 입력되고 n개의 출력을 가지며 n개의 출력이 내부 로드 신호에 의해 제어되는 다수개의 디멀티플렉서가 버퍼에 대응하는 수로 구성되고, 디멀티플렉서의 출력의 순서가 데이터 래치 그룹의 각 데이터 래치가 인에이블되는 순서와 일치한다.The first control unit continuously inputs a bit stream of the digital video signal and outputs the digital video signal by dividing the digital video signal into sizes for driving unit pixels of the display panel. The second control unit receives a load signal and generates n internal load signals from the load signal. The shift register is controlled by the first control unit to sequentially generate a plurality of data latch signals. The data latch unit includes a plurality of data latches, and a plurality of data latches are sequentially enabled by a plurality of data latch signals, and a digital image signal having a size necessary to drive a unit pixel of a display panel is provided in the enabled data latch. Sequentially input, n data latches among a plurality of data latches form one data latch group so that the output operation of each data latch constituting one data latch group is sequentially controlled by the n internal load signals. . The decoder unit is composed of a plurality of decoders, n data latches constituting the data latch group share one of the plurality of decoders, and only the digital video signal output from the data latch enabled by the internal load signal is provided to the shared decoder. Is converted into an analog video signal and output. The buffer unit is composed of a plurality of buffers, and improves the current driving capability of the analog video signal output from the decoder unit. The demultiplexer is composed of a number of demultiplexers corresponding to the buffer, in which the output of the buffer is input and has n outputs and n outputs are controlled by an internal load signal. Matches the order in which they are enabled.

도 1은 종래의 엘시디 소스 드라이버의 블록 다이어그램이다.1 is a block diagram of a conventional LCD source driver.

도 2는 종래의 엘시디 소스 드라이버의 동작 특성을 나타낸 타이밍 다이어그램이다.2 is a timing diagram showing the operation characteristics of the conventional LCD source driver.

도 3은 본 발명에 따른 엘시디 소스 드라이버의 블록 다이어그램이다.3 is a block diagram of an LCD source driver according to the present invention.

도 4는 본 발명에 따른 엘시디 소스 드라이버의 동작 특성을 나타낸 타이밍 다이어그램이다.4 is a timing diagram showing an operating characteristic of an LCD source driver according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

102, 202 : 디지털 제어부 104, 204 : 쉬프트 레지스터부102, 202: digital control unit 104, 204: shift register unit

106, 206 : 데이터 래치부 108, 208 : 디코더부106,206: data latch portion 108,208: decoder portion

110, 210 : 버퍼부 212 : 로드 제어부110, 210: buffer part 212: load control part

214 : 디멀티플렉서부214: Demultiplexer

이와 같은 본 발명의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 엘시디 소스 드라이버의 블록 다이어그램이다.Referring to Figures 3 and 4 as a preferred embodiment of the present invention as follows. 3 is a block diagram of an LCD source driver according to the present invention.

먼저 도 3에서, 디지털 제어부(302)에는 클럭 신호(CLK)와 디지털 영상 신호(RGB)가 입력된다. 이 디지털 제어부(302)은 연속적으로 입력되는 디지털 영상 신호(RGB)를 디스플레이 패널의 단위 픽셀을 구동하는데 필요한 크기 단위로 구분하여 출력하며, 이 때의 타이밍 제어는 클럭 신호(CLK)를 기준으로 하여 이루어진다. 디지털 제어부(302)은 또 쉬프트 레지스터(304)를 인에이블 시켜서 데이터 래치 신호(LE)가 발생하도록 한다.First, in FIG. 3, a clock signal CLK and a digital image signal RGB are input to the digital controller 302. The digital controller 302 classifies and continuously outputs the digital image signal RGB inputted in units of size required to drive the unit pixels of the display panel. The timing control in this case is based on the clock signal CLK. Is done. The digital control unit 302 also enables the shift register 304 to generate the data latch signal LE.

쉬프트 레지스터(304)는 디지털 제어부(302)에 의해 인에이블되어 데이터 래치 신호(LE)를 순차적으로 발생시킨다. 이 데이터 래치 신호(LE)는 각각의 데이터 래치부(306)를 순차적으로 인에이블시켜서 디지털 영상 신호(RGB)가 래치될 수 있도록 한다.The shift register 304 is enabled by the digital control unit 302 to sequentially generate the data latch signal LE. The data latch signal LE sequentially enables each data latch unit 306 so that the digital image signal RGB can be latched.

로드 제어부(312)는 로드 신호(LOAD)로부터 3비트의 내부 로드 신호(L1∼L3)를 만들어낸다. 이때 만들어지는 내부 로드 신호(L1∼L3)의 수는 몇 개의 채널이 하나의 디코더와 버퍼를 공유하는가에 따라 결정된다. 즉, 도 3에 나타낸 바와 같이, 세 개의 채널이 하나의 디코더와 버퍼를 공유하는 경우에는 세 개의 데이터 래치가 하나의 그룹을 형성하고, 각각의 데이터 래치 그룹이 하나의 디코더와 버퍼를 공유한다. 따라서 이 경우의 내부 로드 신호(L1∼L3)는 모두 세 개가 된다. 각 내부 로드 신호(L1∼L3)의 위상은 모두 다르며, 각 데이터 래치 그룹에서는 위상이 서로 다른 이 세 개의 내부 로드 신호(L1∼L3)에 의해 각각의 데이터 래치부가 순차적으로 인에이블된다.The load control unit 312 generates three bits of internal load signals L1 to L3 from the load signal LOAD. The number of internal load signals L1 to L3 generated at this time is determined by how many channels share a buffer with one decoder. That is, as shown in FIG. 3, when three channels share a buffer with one decoder, three data latches form one group, and each group of data latches share a buffer with one decoder. Therefore, there are three internal load signals L1 to L3 in this case. The phases of the respective internal load signals L1 to L3 are all different, and each data latch unit is sequentially enabled by these three internal load signals L1 to L3 having different phases in each data latch group.

데이터 래치부(306)는 다수개의 데이터 래치(DL)로 구성된다. 쉬프트 레지스터(304)에 의해 인에이블된 각각의 데이터 래치부(306)에는 하나의 픽셀을 구동하는데 필요한 크기의 디지털 영상 신호(RGB)가 순차적으로 입력되어 저장된다.The data latch unit 306 is composed of a plurality of data latches DL. Each of the data latch units 306 enabled by the shift register 304 sequentially receives and stores a digital image signal RGB having a size required to drive one pixel.

디코더부(308)는 다수개의 디코더(DEC)로 구성된다. 각각의 디코더(DEC)는 크게 레벨 쉬프터와 D/A 컨버터로 구성된다. 레벨 쉬프터는 디지털 영상 신호(RGB)를 흔히V_COM으로 표기되는 기준전압을 중심으로 +극성의 데이터와 -극성의 데이터로 변환하며, D/A 컨버터는 디지털 영상 신호(RGB)를 아날로그 영상 신호로 변환한다. 도 3에 나타낸 본 발명의 실시예에서는 세 개의 데이터 래치가 하나의 디코더(DEC)와 버퍼(B)를 공유하도록 구성되므로 디코더(DEC)에는 이를 공유하는 세 개의 데이터 래치(DL)의 출력이 모두 입력되도록 연결된다. 그러나 실제로는 세 개의 데이터 래치(DL)의 출력이 모두 디코더(DEC)에 입력되지 않고, 단지 내부 로드 신호(L1∼L3)에 의해 인에이블된 데이터 래치(DL)의 출력 신호만이 입력된다.The decoder unit 308 is composed of a plurality of decoders (DEC). Each decoder DEC is largely composed of a level shifter and a D / A converter. The level shifter converts the digital video signal (RGB) into + polar data and -polar data based on a reference voltage, often referred to as V _COM . The D / A converter converts the digital video signal (RGB) into an analog video signal. To convert. In the embodiment of the present invention illustrated in FIG. 3, since three data latches are configured to share one decoder DEC and a buffer B, the decoder DEC has all of the outputs of the three data latches DL sharing them. It is connected to input. In reality, however, all three data latches DL are not input to the decoder DEC, but only output signals of the data latches DL enabled by the internal load signals L1 to L3 are input.

버퍼부(310)는 다수개의 버퍼(B)로 구성된다. 단위 전압이득을 갖는 전류증폭기로서, 디코더부(308)에서 만들어진 아날로그 영상 신호를 입력받아 전압 레벨은 그대로 유지한 채 전류 구동능력만을 증가시켜서 출력한다. 디코더부(308)와 마찬가지로, 세 개의 데이터 래치가 하나의 버퍼(B)를 공유한다.The buffer unit 310 is composed of a plurality of buffers (B). As a current amplifier having a unit voltage gain, an analog video signal generated by the decoder unit 308 is input, and only the current driving capability is increased while maintaining the voltage level. Like the decoder section 308, three data latches share one buffer B.

디멀티플렉서부(314)는 : 다수개의 디멀티플렉서(DEMUX)로 구성된다. 본 발명에 따른 엘시디 소스 드라이버는 다수개의 데이터 래치(DL)가 하나의 디코더(DEC)와 버퍼(B)를 공유하기 때문에 디멀티플렉서(314)를 이용하여 하나의 버퍼(B)에서 발생하는 신호의 출력 순서를 최초에 디코더(DEC)에 입력된 순서와 동기시킬 필요가 있다. 이를 위하여 하나의 데이터 래치 그룹과 이에 대응하는 디멀티플렉서(DEMUX)가 동일한 위상의 내부 로드 신호(L1∼L3)에 의해 제어되도록 구성된다. 디멀티플렉서부(314)에서 출력되는 아날로그 영상 신호(OUT1∼OUTn)는 디스플레이 패널의 각 픽셀에 전달되어 해당 픽셀을 구동하게 된다.The demultiplexer unit 314 is composed of a plurality of demultiplexers DEMUX. The LCD source driver according to the present invention outputs a signal generated in one buffer B using the demultiplexer 314 because a plurality of data latches DL share a buffer B with one decoder DEC. The order needs to be synchronized with the order originally input to the decoder DEC. To this end, one data latch group and a corresponding demultiplexer DEMUX are configured to be controlled by internal load signals L1 to L3 of the same phase. The analog image signals OUT1 to OUTn output from the demultiplexer unit 314 are transmitted to each pixel of the display panel to drive the pixel.

도 4는 본 발명에 따른 엘시디 소스 드라이버의 동작 특성을 나타낸 타이밍 다이어그램이다. 도 4에서 D1, D2, D3, ···Dn으로 표시된 것은 한 블록의 디지털 영상 신호(RGB)로서, 각각 하나의 픽셀을 구동하는데 필요한 데이터이다. 한 블록의 디지털 영상 신호(RGB)는 로드 신호(LOAD)의 한 주기(T) 동안에 모두 입력된다.4 is a timing diagram showing an operating characteristic of an LCD source driver according to the present invention. In FIG. 4, denoted by D1, D2, D3, ... Dn is a block of digital image signal RGB, each of which is required for driving one pixel. The digital image signals RGB of one block are all input during one period T of the load signal LOAD.

DECIN1∼DECINn는 디코더부에 입력되는 신호인데, 도 4에서는 D1∼Dn의 데이터가 디코더부의 입력신호임을 나타낸다. 이와 같은 조건에서 디멀티플렉서부를 통하여 출력되는 아날로그 영상 신호(OUT1∼OUTn)는 디지털 영상 신호(RGB) 즉, D1, D2, D3, ···Dn가 아날로그 신호로 변환된 것이다.DECIN1 to DECINn are signals input to the decoder unit. In FIG. 4, the data of D1 to Dn are input signals of the decoder unit. Under these conditions, the analog video signals OUT1 to OUTn output through the demultiplexer unit are obtained by converting the digital video signals RGB, that is, D1, D2, D3, ... Dn into analog signals.

도 4에 나타낸 각 신호의 발생 경로를 도 3을 참조하여 살펴보면 다음과 같다. 먼저 D1, D2, D3가 각각 데이터 래치 DL1, DL2, DL3에 래치된 상태에서, 내부 로드 신호(L1∼L3)가 순차적으로 활성화됨에 따라 D1∼D3 역시 순차적으로 디코더(DEC1)에 입력된다. 이 경우 DL1, DL2, DL3의 세 개의 데이터 래치가 하나의 데이터 래치 그룹을 구성하여 디코더(DEC1)와 버퍼(B1)를 공유하게 된다. 다음 데이터 래치 DL4, DL5, DL6 역시 하나의 데이터 래치 그룹을 구성하여 디코더(DEC2)와 버퍼(B2)를 공유한다.The generation path of each signal illustrated in FIG. 4 will be described with reference to FIG. 3. First, in the state where D1, D2, and D3 are latched to the data latches DL1, DL2, and DL3, respectively, as the internal load signals L1 to L3 are sequentially activated, D1 to D3 are also sequentially input to the decoder DEC1. In this case, three data latches of DL1, DL2, and DL3 form one data latch group to share the buffer B1 with the decoder DEC1. The next data latches DL4, DL5, and DL6 also form one data latch group to share the buffer B2 with the decoder DEC2.

내부 로드 신호(L1)이 활성화될 때, 데이터 래치(DL1)에 래치되어 있던 D1이 디코더(DEC1)에 입력되어(DECIN1) 아날로그 영상 신호로 변환되고, 이 아날로그 영상 신호가 버퍼(B1)를 통하여 디멀티플렉서(DEMUX1)에 입력된다. 이때 디멀티플렉서(DEMUX1)는 활성화된 내부 로드 신호(L1)에 의해 제어되어 OUT1만이 출력되는데, 이 OUT1 신호는 D1 데이터가 디코더( DEC1)에 의해 아날로그 신호로 변환된 것이다. 만약 내부 로드 신호(L2)가 활성화되면 데이터 래치(DL2)의 D2 데이터가 디코더(DEC1)에 입력될 것이고, 이때의 디멀티플렉서(DEMUX1)의 출력은 OUT2가 된다.When the internal load signal L1 is activated, D1 latched in the data latch DL1 is input to the decoder DEC1 (DECIN1) and converted into an analog video signal, and the analog video signal is passed through the buffer B1. It is input to the demultiplexer DEMUX1. At this time, the demultiplexer DEMUX1 is controlled by the activated internal load signal L1 so that only OUT1 is output, and this OUT1 signal is a D1 data converted into an analog signal by the decoder DEC1. If the internal load signal L2 is activated, the D2 data of the data latch DL2 will be input to the decoder DEC1, and the output of the demultiplexer DEMUX1 at this time becomes OUT2.

도 3에 나타낸 본 발명의 실시예에서는 세 개의 데이터 래치가 하나의 디코더와 버퍼를 공유하도록 구성하였다. 그러나 시스템의 조건에 따라 두 개 또는 네 개 이상의 데이터 래치가 하나의 디코더와 버퍼를 공유하도록 할 수도 있다.In the embodiment of the present invention shown in FIG. 3, three data latches are configured to share a buffer with one decoder. However, depending on system requirements, two or more data latches can share a buffer with one decoder.

이와같은 본 발명은 특히 폴리 실리콘 엘시디 패널을 구동하는 소스 드라이버에 적용할 때 최적의 효과를 얻을 수 있다. 아모퍼스 실리콘 엘시디 패널의 픽셀에 구비된 트랜지스터는 전류 구동능력이 부족하여 충분한 전류 구동능력을 확보해야 할 필요가 있다. 이 때문에 도 2에 나타낸 것처럼 로드 신호(LOAD)의 한 주기가 시작될 때 모든 채널을 일제히 가동하여 로드 신호(LOAD)의 한 주기가 끝날때까지 해당 채널의 픽셀을 구동하도록 함으로써 충분한 전류구동시간을 확보하였다. 그러나 본 발명에서는 로드 신호(LOAD)의 한 주기 동안에 두 개 이상의 채널을 구동해야 하므로 그만큼 하나의 채널을 구동하는데 할당된 시간이 짧다. 그러나 폴리 실리콘 엘시디 패널은 아모퍼스 실리콘 엘시디 패널에 비해 상대적으로 훨씬 뛰어난 구동능력을 가지고 있으므로 구동시간이 짧더라도 충분히 구동할 수 있는 여유가 있어 본 발명의 소스 드라이버를 적용하여 목적한 바를 충분히 이룰수 있다.The present invention can achieve an optimal effect, particularly when applied to a source driver for driving a polysilicon LCD panel. The transistors provided in the pixels of the amorphous silicon LCD panel need to secure sufficient current driving capability because of insufficient current driving capability. Therefore, as shown in FIG. 2, when one cycle of the load signal LOAD starts, all the channels are operated at the same time to drive the pixels of the channel until one cycle of the load signal LOAD is secured, thereby ensuring sufficient current driving time. It was. However, in the present invention, since two or more channels must be driven during one period of the load signal LOAD, the time allotted to drive one channel is short. However, since the polysilicon LCD panel has a much superior driving capability than the amorphous silicon LCD panel, it can be sufficiently driven even if the driving time is short, so that the target driver can be sufficiently achieved by applying the source driver of the present invention.

이와 같은 본 발명은 디스플레이 패널의 단위 픽셀을 구동하는데 필요한 신호를 만들어내는 다수개의 채널 블록이 하나의 디코더와 버퍼를 공유하도록 함으로써 엘시디 소스 드라이버의 크기를 줄일 수 있는 효과를 제공한다.As described above, the present invention provides an effect of reducing the size of an LCD source driver by allowing a plurality of channel blocks that generate a signal required to drive a unit pixel of a display panel to share a buffer with one decoder.

Claims

A first control unit for continuously inputting a bit stream of a digital video signal and dividing the digital video signal into sizes for driving unit pixels of a display panel;

A second controller configured to receive a load signal and generate n internal load signals from the load signal;

A shift register controlled by the first controller to sequentially generate a plurality of data latch signals;

A plurality of data latches, the plurality of data latches are sequentially enabled by the plurality of data latch signals, and a digital image signal having a size required to drive a unit pixel of the display panel to the data latch being enabled. Are sequentially input, and the output operation of each data latch constituting one data latch group by n data latches among the plurality of data latches constitutes one data latch group is sequentially performed by the n internal load signals. A data latch unit controlled by the controller;

The digital data signal composed of a plurality of decoders, n data latches constituting the data latch group, share one of the plurality of decoders, and only the digital video signal output from the data latch enabled by the internal load signal is shared. A decoder unit which is converted into an analog video signal by a decoder and outputted;

A buffer unit comprising a plurality of buffers and improving current driving capability of the analog video signal output from the decoder unit;

The output of the buffer is input and has n outputs and the n outputs are configured by a number of demultiplexers corresponding to the buffer, and the order of the outputs of the data latch group An LCD source driver comprising a demultiplexer portion that matches the order in which each data latch is enabled.

The LCD of claim 1, wherein the decoder comprises a level shifter and a D / A converter.

The LCD of claim 1, wherein the level shifter is configured to convert the digital image signal into + polarity data and −polar data based on a reference voltage.

The LCD of claim 1, wherein the buffer is a current amplifier having a unit voltage gain.

The LCD of claim 1, wherein an output signal of the demultiplexer unit is transmitted to each pixel of the display panel to drive the pixel.