KR20010066333A - Elector static discharge protection circuit - Google Patents
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Abstract
Description
본 발명은 이에스디(Elector Static Discharge:ESD) 보호회로에 관한 것으로, 특히 옵션(Option) 트랜지스터를 추가하소자의 신뢰성 및 수율을 향상시키는 ESD 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an elector static discharge (ESD) protection circuit, and more particularly, to an ESD protection circuit that improves reliability and yield of an element by adding an option transistor.
현재 사용중인 ESD 보호 회로는 기생 바이폴라 트랜지스터의 특성을 이용하는 것으로 NMOS의 드레인이 패드(Pad)에 연결되고 소오스는 접지전압(VSS)에 연결되며 게이트는 상기 소오스에 연결된 상태에서 상기 입력 패드를 통해 ESD 펄스(Pulse)가 상기 NMOS에 인가되면 기생 바이폴라 트랜지스터가 작동하여 ESD 전류를 VSS로 방전시킨다.Current ESD protection circuits utilize the characteristics of parasitic bipolar transistors in which the drain of the NMOS is connected to the pad, the source is connected to the ground voltage (VSS), and the gate is connected to the source and the ESD When a pulse is applied to the NMOS, parasitic bipolar transistors operate to discharge the ESD current to VSS.
상기 기생 바이폴라 트랜지스터는 드레인과 소오스의 분리를 게이트로 하는 에프피디(Field Plated Diode:FPD)와 필드 산화막으로 하는 에프오디(Field Oxide Device:FOD)가 있으며, 정상 동작 전압, 전류 레벨(Level)에서는 동작을 하지 않고 또한 내부 회로의 게이트 산화막의 파괴전압 이전에 동작하여야 한다.The parasitic bipolar transistor includes a field plated diode (FPD) serving as a drain and a source separation gate and a field oxide device (FOD) serving as a field oxide film, and at a normal operating voltage and current level, It should be operated without operation and before the breakdown voltage of the gate oxide film of the internal circuit.
즉, ESD 보호 회로의 트리거링(Triggering)전압 즉 애벌랜치(Avalanche)가 발생되는 전압이 게이트 산화막의 파괴전압보다 낮아야 하는데 일반적으로 FPD가 FOD보다 낮은 트리거링전압을 갖는다.That is, the triggering voltage of the ESD protection circuit, that is, the voltage at which the avalanche is generated should be lower than the breakdown voltage of the gate oxide layer. In general, the FPD has a lower triggering voltage than the FOD.
종래 기술에 따른 ESD 보호회로는 도 1에서와 같이, 패드(11)와 메인칩(Main Chip)(12) 그리고 상기 패드(11)와 메인칩(12)의 사이에 접속된 저항(R1), 상기 패드(11)와 저항(R1) 사이에 연결됨과 동시에 전원 전압(Vcc) 또는 접지 전압(Vss)에각각 연결된 PNP형, NPN형 바이폴라 트랜지스터(13,14) 및 상기 저항(R1)과 메인칩(12)사이에 연결됨과 동시에 Vss에 연결되며 다이오드형으로 접속된 NMOS 트랜지스터(15)로 구성된다.As shown in FIG. 1, the ESD protection circuit according to the related art includes a pad 11 and a main chip 12 and a resistor R1 connected between the pad 11 and the main chip 12. PNP and NPN bipolar transistors 13 and 14 connected between the pad 11 and the resistor R1 and connected to a power supply voltage Vcc or a ground voltage Vss, respectively, and the resistor R1 and the main chip. It is composed of NMOS transistors 15 which are connected between (12) and simultaneously connected to Vss and diode-connected.
도 2는 종래 기술에 따른 ESD 보호회로의 레이아웃도로, 상기 PNP형, NPN형 바이폴라 트랜지스터(13,14)가 상기 패드(11)의 좌우에 각각 배치된다.2 is a layout diagram of an ESD protection circuit according to the related art, in which the PNP type and NPN type bipolar transistors 13 and 14 are disposed on the left and right sides of the pad 11, respectively.
상기 구성을 갖는 종래의 ESD 보호회로는 상기 패드(11)에 고전압이 인가될 경우, 그 출력단(N1) 전위는 상기 PNP형, NPN형 바이폴라 트랜지스터(13,14)를 통해 Vcc 또는 Vss로 전류경로를 형성하게 되며, 상기 저항(R1)을 통해 전압강하 및 접합항복을 일으켜 전류를 외부로 방전시킨다.In the conventional ESD protection circuit having the above configuration, when a high voltage is applied to the pad 11, the output terminal N1 potential is a current path through the PNP and NPN bipolar transistors 13 and 14 to Vcc or Vss. It forms a, and causes the voltage drop and the junction breakdown through the resistor (R1) to discharge the current to the outside.
또한, 고전압 인가로 인해 상기 저항(R1)의 출력단(N2)으로 흐르게 된 고전류는 상기 다이오드형 NMOS 트랜지스터(15)가 펀치-스루(Punch-through) 현상을 일으키게 되면서 Vss로 빠지게 된다.In addition, the high current that flows to the output terminal N2 of the resistor R1 due to the high voltage is applied to the diode-type NMOS transistor 15 as the punch-through phenomenon (Punch-through) phenomenon to fall into Vss.
그러나 종래의 ESD 보호회로는 ESD 잽핑(Zapping) 시 ESD 레벨(Level)이 마진(Margin)이 없는 경우와 패키지(Package) 리드프레임(Leadframe)에서의 핀(Pin) 별 변화에 의한 마진이 없는 경우가 발생할 때 ISO부터 레티클(Reticle) 교정이 필요하며, 교정 후 결과를 피드 백(Feed Back)하기 까지 많은 시간이 소요되고, 그 결과에 대한 신뢰성을 검증해야 하는 문제점이 있었다.However, the conventional ESD protection circuit has no margin when the ESD level is margined during ESD zapping and no margin due to the change of pins in the package leadframe. Reticle calibration is required from ISO when it occurs, and it takes a lot of time to feed back the results after calibration, and there is a problem of verifying the reliability of the results.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 PNP형 및 NPN형 바이폴라 트랜지스터에 옵션 트랜지스터를 추가하여 ESD의 내성을 향상시키고 패키지리드프레임에서 핀 별 캐패시터의 변화를 방지하는 ESD 보호회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides an ESD protection circuit that adds an option transistor to PNP type and NPN type bipolar transistors to improve the immunity of ESD and prevent the change of capacitors at each pin in the package lead frame. The purpose is.
도 1은 종래 기술에 따른 ESD 보호회로를 나타낸 회로도1 is a circuit diagram showing an ESD protection circuit according to the prior art
도 2는 종래 기술에 따른 ESD 보호회로의 레이아웃도2 is a layout diagram of an ESD protection circuit according to the related art.
도 3은 본 발명의 실시 예에 따른 ESD 보호회로를 나타낸 회로도3 is a circuit diagram illustrating an ESD protection circuit according to an exemplary embodiment of the present invention.
도 4는 본 발명에서 옵션 트랜지스터로 제 2 PNP형 바이폴라 트랜지스터가 형성됨을 나타낸 회로도4 is a circuit diagram showing that a second PNP type bipolar transistor is formed as an option transistor in the present invention.
도 5는 본 발명에서 옵션 트랜지스터로 제 2 NPN형 및 제 2 PNP형 바이폴라 트랜지스터가 형성됨을 나타낸 회로도5 is a circuit diagram showing that a second NPN type and a second PNP type bipolar transistor are formed as option transistors in the present invention.
도 6은 도 3의 레이아웃도6 is a layout diagram of FIG. 3.
도 7은 도 4의 레이아웃도7 is a layout diagram of FIG. 4.
도 8은 도 5의 레이아웃도8 is a layout diagram of FIG. 5.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11: 패드 12: 메인칩11: pad 12: main chip
15: NMOS 트랜지스터 31: 제 1 PNP형 바이폴라 트랜지스터15: NMOS transistor 31: first PNP type bipolar transistor
32: 제 1 NPN형 바이폴라 트랜지스터 33: 제 2 NPN형 바이폴라 트랜지스터32: first NPN type bipolar transistor 33: second NPN type bipolar transistor
34: 제 2 PNP형 바이폴라 트랜지스터34: second PNP type bipolar transistor
본 발명의 ESD 보호회로는 패드와 메인칩, 상기 패드와 메인칩 사이에 연결된 저항부, 상기 패드와 저항부 사이에 연결됨과 동시에 Vcc 또는 Vss에 각각 연결된 제 1 PNP형, 제 1 NPN형 바이폴라 트랜지스터, 상기 제 1 NPN형 바이폴라 트랜지스터와 저항 사이에 연결된 옵션 트랜지스터 및 상기 저항부와 메인칩사이에 연결됨과 동시에 Vss에 연결되며 다이오드형으로 접속된 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.The ESD protection circuit of the present invention includes a pad and a main chip, a resistor connected between the pad and the main chip, a first PNP type and a first NPN type bipolar transistor connected between the pad and the resistor and simultaneously connected to Vcc or Vss, respectively. And an option transistor connected between the first NPN type bipolar transistor and a resistor, and an NMOS transistor connected to the Vss and diode-connected at the same time between the resistor and the main chip.
상기와 같은 본 발명에 따른 ESD 보호회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the preferred embodiments of the ESD protection circuit according to the present invention as described above in detail as follows.
도 3은 본 발명의 실시 예에 따른 ESD 보호회로를 나타낸 회로도이다.3 is a circuit diagram illustrating an ESD protection circuit according to an exemplary embodiment of the present invention.
본 발명의 실시 예에 따른 ESD 보호회로는 도 3에서와 같이, 패드(11)와 메인칩(12) 그리고 상기 패드(11)와 메인칩(12) 사이에 연결된 저항(R1), 상기 패드(11)와 저항(R1) 사이에 연결됨과 동시에 Vcc 또는 Vss에 각각 연결된 제 1 PNP형, 제 1 NPN형 바이폴라 트랜지스터(31,32), 상기 제 1 NPN형 바이폴라 트랜지스터(32)와 저항(R1) 사이에 연결됨과 동시에 Vss에 연결되며 옵션 트랜지스터인 제 2 NPN형 바이폴라 트랜지스터(33) 및 상기 저항(R1)과 메인칩(12)사이에 연결됨과 동시에 Vss에 연결되며 다이오드형으로 접속된 (15)로 구성된다.ESD protection circuit according to an embodiment of the present invention, as shown in Figure 3, the pad (11) and the main chip 12 and the resistor (R1) connected between the pad 11 and the main chip 12, the pad ( 11) the first PNP type, first NPN type bipolar transistors 31 and 32, and the first NPN type bipolar transistor 32 and resistor R1 connected between the resistor R1 and Vcc or Vss, respectively. The second NPN type bipolar transistor 33, which is an optional transistor, and the resistor R1 and the main chip 12, and the Vss and the diode-type connected (15) It consists of.
여기서, 상기 제 2 NPN형 바이폴라 트랜지스터(33)의 컬렉터가 상기패드(11)의 출력단(N1)에 연결되고 베이스와 이미터는 VSS에 연결된다.Here, the collector of the second NPN type bipolar transistor 33 is connected to the output terminal N1 of the pad 11 and the base and the emitter are connected to VSS.
도 4는 본 발명에서 옵션 트랜지스터로 제 2 PNP형 바이폴라 트랜지스터가 형성됨을 나타낸 회로도이고, 도 5는 본 발명에서 옵션 트랜지스터로 제 2 NPN형 및 제 2 PNP형 바이폴라 트랜지스터가 형성됨을 나타낸 회로도이다.4 is a circuit diagram illustrating a second PNP type bipolar transistor formed as an option transistor in the present invention, and FIG. 5 is a circuit diagram illustrating a second NPN type and a second PNP type bipolar transistor formed as an option transistor in the present invention.
또한, 상기 제 2 NPN형 바이폴라 트랜지스터(33) 대신에 도 4에서와 같이, 이미터가 상기 패드(11)의 출력단(N1)에 연결되고 베이스와 컬렉터는 Vcc에 연결되며 옵션 트랜지스터인 제 2 PNP형 바이폴라 트랜지스터(34)로 형성될 수 있다.Also, instead of the second NPN type bipolar transistor 33, as shown in FIG. 4, the emitter is connected to the output terminal N1 of the pad 11, the base and the collector are connected to Vcc, and the second PNP is an optional transistor. It may be formed of the type bipolar transistor 34.
그리고, 상기 제 2 NPN형 바이폴라 트랜지스터(33) 대신에 도 5에서와 같이, 상기 옵션 트랜지스터인 제 2 NPN형 및 제 2 PNP형 바이폴라 트랜지스터(33,34)의 두 개의 바이폴라 트랜지스터로 형성될 수 있다.Instead of the second NPN type bipolar transistor 33, as shown in FIG. 5, two bipolar transistors of the option transistors, the second NPN type and the second PNP type bipolar transistors 33 and 34, may be formed. .
도 6은 도 3의 레이아웃도로, 상기 제 1 PNP형 바이폴라 트랜지스터(31)와 제 1, 제 2 NPN형 바이폴라 트랜지스터(32,33)가 상기 패드(11)의 좌우에 각각 배치된다.6 is a layout diagram of FIG. 3, wherein the first PNP type bipolar transistor 31 and the first and second NPN type bipolar transistors 32 and 33 are disposed on the left and right sides of the pad 11, respectively.
여기서, 각 바이폴라 트랜지스터는 웰 가드링(Well Guardring) 부(41), 상기 웰 가드링 부(41)와 제 1 격리막(42)에 의해 격리되며 상기 웰 가드링 부(41)내에 위치하는 고농도 픽-업(Pick-up) 부(43), 상기 픽-업 부(43)와 제 2 격리막(44)에 의해 격리됨과 동시에 상기 픽-업 부(43)내에 바이폴라 트랜지스터가 위치한다.Here, each bipolar transistor is isolated by a well guard ring portion 41, the well guard ring portion 41 and the first isolation layer 42, and a high concentration pick located in the well guard ring portion 41. A bipolar transistor is located in the pick-up section 43 while being isolated by the pick-up section 43, the pick-up section 43, and the second separator 44.
도 7은 도 4의 레이아웃도로, 상기 제 1, 제 2 PNP형 바이폴라 트랜지스터(31,34)와 제 1 NPN형 바이폴라 트랜지스터(32)가 상기 패드(11)의 좌우에 각각 배치된다.7 is a layout diagram of FIG. 4 in which the first and second PNP type bipolar transistors 31 and 34 and the first NPN type bipolar transistor 32 are disposed on left and right sides of the pad 11, respectively.
그리고, 도 8은 도 5의 레이아웃도로, 상기 제 1, 제 2 PNP형 바이폴라 트랜지스터(31,34)와 제 1, 제 2 NPN형 바이폴라 트랜지스터(32,33)가 상기 패드(11)의 좌우에 각각 배치된다.8 is a layout diagram of FIG. 5, wherein the first and second PNP type bipolar transistors 31 and 34 and the first and second NPN type bipolar transistors 32 and 33 are disposed on the left and right sides of the pad 11. Each is arranged.
상기 옵션 트랜지스터는 상기 제 1 PNP형, 제 1 NPN형 바이폴라 트랜지스터(31,32)보다 1/5 이하의 크기를 갖는다.The option transistor has a size 1/5 or less than that of the first PNP type and the first NPN type bipolar transistors 31 and 32.
상기와 같이, 본 발명의 실시 예에 따른 ESD 보호회로의 동작을 설명하면 다음과 같다.As described above, the operation of the ESD protection circuit according to an embodiment of the present invention.
상기 패드(11)에 고전압이 인가될 경우, 그 출력단(N1) 전위는 상기 제 1 PNP형, 제 1 NPN형 바이폴라 트랜지스터(31,32)와 제 2 NPN형 바이폴라 트랜지스터(33)나 제 2 PNP형 바이폴라 트랜지스터(34) 또는 제 2 NPN형, 제 2 PNP형 바이폴라 트랜지스터(33,34)를 통해 Vcc 또는 Vss로 전류경로를 형성하게 되며, 상기 저항(R1)을 통해 전압강하 및 접합항복을 일으켜 전류를 외부로 방전시킨다.When a high voltage is applied to the pad 11, the output terminal N1 has a potential of the first PNP type, the first NPN type bipolar transistors 31 and 32, and the second NPN type bipolar transistor 33 or the second PNP. The current path is formed at Vcc or Vss through the bipolar transistor 34 or the second NPN and the second PNP bipolar transistors 33 and 34, and a voltage drop and a junction breakdown are caused through the resistor R1. Discharge current to outside.
또한, 고전압 인가로 인해 상기 저항(R1)의 출력단(N2)으로 흐르게 된 고전류는 상기 다이오드형 NMOS 트랜지스터(15)가 펀치-스루(Punch-through) 현상을 일으키게 되면서 Vss로 빠지게 된다.In addition, the high current that flows to the output terminal N2 of the resistor R1 due to the high voltage is applied to the diode-type NMOS transistor 15 as the punch-through phenomenon (Punch-through) phenomenon to fall into Vss.
본 발명의 ESD 보호회로는 PNP형 및 NPN형 바이폴라 트랜지스터에 옵션 트랜지스터를 추가하므로, ESD 잽핑 시 ESD 레벨 마진을 확보하고 패키지 리드프레임에서의 핀 별 변화에 의한 핀 캐패시터 마진을 확보하며 핀 별 변화에 의한 RC 지연을 저하시켜 ESD의 내성을 증가시키므로 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.The ESD protection circuit of the present invention adds an optional transistor to the PNP type and NPN type bipolar transistors, thereby ensuring ESD level margins, pin capacitor margins due to pin-to-pin changes in package leadframes, and By reducing the RC delay due to the increase the resistance of the ESD has the effect of improving the reliability and yield of the device.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |