KR20010063505A - Data Align Device of DDR SDRAM - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트(Write) 동작에서 빠른 라이트 시점을 구현하기 위한 데이터 얼라인(Align) 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a data alignment device for implementing a fast write time in a write operation.
일반적으로 DDR(Double Data Rate) SDRAM에서는 종래의 SDR(Single Data Rate) SDRAM에서보다 두 배의 데이터를 동시에 리드(Read) 혹은 라이트(Write)할 수 있는 2-비트 프리페치(Prefetch) 방식을 사용하므로, 상위 데이터 입출력 패드(UDQ)로부터 입력된 데이터와 하위 데이터 입출력 패드(LDQ)로부터 입력된 데이터를 동시에 입력받을 수 있다. 데이터 스트로브 신호(DS)도 상기 상위 및 하위 데이터 스트로브 패드(UDQ, LDQ)에 따라서 상위 데이터 스트로브 신호(UDS)와 하위 데이터 스트로브 신호(LDS)로 나뉘어져 있으며, 칩의 내부로 입력되는 외부의 데이터와 같은 시간에 동작하여 데이터가 들어왔음을 알려준다.In general, a double data rate (DDR) SDRAM uses a 2-bit prefetch method that simultaneously reads or writes twice as much data as a conventional single data rate (SDR) SDRAM. Therefore, the data input from the upper data input / output pad UDQ and the data input from the lower data input / output pad LDQ may be simultaneously received. The data strobe signal DS is also divided into the upper data strobe signal UDS and the lower data strobe signal LDS according to the upper and lower data strobe pads UDQ and LDQ. It operates at the same time to let you know that data has been entered.
데이터를 입력받는 시점은 상위 및 하위 데이터 스트로브 신호 중에서 먼저 들어오는 데이터를 입력받는 시점이 클록(CLK)의 3/4의 클록 사이클(tCLK) 내지 5/4의 클록 사이클(tCLK)이며, 상위 및 하위 데이터 스트로브 신호 중에서 나중에 들어오는 데이터를 입력받는 시점이 먼저 들어오는 데이터를 입력받은 시점에서 1/2의 클록 사이클(tCLK) 후이다.The time point at which data is input is the time point at which the first incoming data is input among the upper and lower data strobe signals, which is 3/4 clock cycles tCLK to 5/4 clock cycles tCLK. The point in time of receiving the incoming data later in the data strobe signal is after a clock cycle tCLK of 1/2 from the point in time of receiving the incoming data first.
상위 및 하위 데이터 스트로브 신호(UDS, LDS)가 활성화되는 시점도 상기의 데이터를 입력받는 시점과 동일하다.The time point at which the upper and lower data strobe signals UDS and LDS are activated is the same as the time point at which the data is received.
도1은 종래 기술의 데이터 얼라인 방식을 도시한 신호 흐름도이다.1 is a signal flow diagram illustrating a prior art data alignment method.
상기 도1을 참조하면, 상기 상위 및 하위 스트로브 신호 중에서 먼저 입력되는 신호 Fast_ds가 클록(Clock)의 0.75 × tCLK(한 클록 사이클)에서 들어오고 상기 상위 및 하위 스트로브 신호 중에서 나중에 입력되는 신호 Slow_ds가 클록(Clock)의 1.25 × tCLK(한 클록 사이클)에서 들어오는 것을 도시하였다. 상기신호 Fast_ds의 상승 에지에서 발생된 펄스 신호 Fast_dsrp4와 상기 신호 Fast_ds의 하강 에지에서 발생된 펄스 신호 Fast_dsfp4가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 상승 및 하강 에지에 얼라인시킨다. 또한, 상기 신호 Slow_ds의 상승 에지에서 발생된 펄스 신호 Slow_dsrp4와 상기 신호 Sloew_ds의 하강 에지에서 발생된 펄스 신호 Slow_dsfp4가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 상승 및 하강 에지에 얼라인시킨다. 그런다음에 지연고정루프에서 외부 클록(Clock)과 동기되어져 출력된 펄스에서 지연된 클록 신호 Delayed clkp4_din이 상기 신호 Fast dsfp4에 의해서 얼라인된 데이터와 상기 신호 Slow_dsfp4에 의해서 얼라인된 데이터의 최대한 중첩되는 지점에서 활성화되도록 하여, 상기 신호 Fast_dsfp4에 얼라인된 데이터 Fast_dsf_align_data와 상기 신호 Slow_dsfp4에 얼라인된 데이터 Slow_dsf_align_data를 동시에 셀(Cell) 블록으로 전송하도록 하였다.Referring to FIG. 1, the signal Fast_ds, which is input first among the upper and lower strobe signals, enters at 0.75 × tCLK (one clock cycle) of the clock, and the signal Slow_ds, which is input later after the upper and lower strobe signals, is clocked. It is shown coming in at 1.25 x tCLK (one clock cycle) of (Clock). The pulse signal Fast_dsrp4 generated at the rising edge of the signal Fast_ds and the pulse signal Fast_dsfp4 generated at the falling edge of the signal Fast_ds control the data input buffer to align the input data with the rising and falling edges of the data strobe signal. In addition, the pulse signal Slow_dsrp4 generated on the rising edge of the signal Slow_ds and the pulse signal Slow_dsfp4 generated on the falling edge of the signal Sloew_ds control the data input buffer to align the input data to the rising and falling edges of the data strobe signal. . Then, a delayed clock signal Delayed clkp4_din in the delay locked loop synchronized with an external clock (Clock) is a point where the overlap of the data aligned by the signal Fast dsfp4 and the data Slow_dsfp4 as much as possible. In this case, the data Fast_dsf_align_data aligned to the signal Fast_dsfp4 and the data Slow_dsf_align_data aligned to the signal Slow_dsfp4 are simultaneously transmitted to the cell block.
그런데, 이러한 방식의 종래의 데이터 얼라인 방법은, 상기 신호 Fast_dsfp4와 상기 신호 Slow_dsfp4에 얼라인된 두 개의 데이터가 서로 최대한 중첩되는 구간 중에서 가능하면 가운데에서 데이터를 얼라인시키기 때문에, 데이터가 중첩되기 시작하는 시점보다 약 0.25 × tCLK(한 클록 사이클)정도 늦게 데이터를 셀로 전송하게 된다. 따라서 고주파에서 동작하는 동기식메모리의 라이트 동작에서 라이트 접근 시간(Write Access Time)이 늦어지는 문제점이 발생하게 되는 것이다.However, in the conventional data aligning method of this type, since the data Fast_dsfp4 and the two data aligned to the signal Slow_dsfp4 align the data in the center as much as possible in the overlapping interval with each other, the data starts to overlap. The data is transmitted to the cell about 0.25 × tCLK (one clock cycle) later than the point of time. As a result, the write access time is delayed in the write operation of the synchronous memory operating at a high frequency.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 빠른 라이트 접근 시간(Write Access Time)과 라이트 회복 시간(Write Recovery Time)을 가지는 데이터 얼라인 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a data alignment apparatus having a fast write access time and a write recovery time.
도1은 종래 기술의 데이터 얼라인 방식을 도시한 신호 흐름도,1 is a signal flow diagram illustrating a prior art data alignment method;
도2a는 본 발명의 데이터 얼라인 장치의 개념적인 블록도,2A is a conceptual block diagram of a data alignment apparatus of the present invention;
도2b는 본 발명의 데이터 스트로브 신호 검출기의 회로도,2b is a circuit diagram of a data strobe signal detector of the present invention;
도2c는 본 발명의 데이터 얼라인 신호 출력기의 회로도,2C is a circuit diagram of a data alignment signal output device of the present invention;
도3는 본 발명의 데이터 얼라인 방식을 도시한 신호 흐름도.3 is a signal flow diagram illustrating a data alignment scheme of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
210 : 상위 데이터 스트로브 버퍼 220 : 하위 데이터 스트로브 버퍼210: upper data strobe buffer 220: lower data strobe buffer
230 : 데이터 스트로브 신호 검출기 240 : 데이터 얼라인 신호 출력기230: data strobe signal detector 240: data alignment signal output
상기 목적을 달성하기 위하여 본 발명의 데이터 얼라인 장치는 DDR SDRAM에 있어서, 상위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 상위 데이터 스트로브 버퍼; 하위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 하위 데이터 스트로브 버퍼; 상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호 에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 검출기; 데이터 스트로브 검출기에서 상기 데이터 스트로브 검출기의 출력 신호와 지연고정루프로부터 딜레이된 클록 신호에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호를 출력하기 위한 데이터 얼라인 신호 출력기를 포함하여 이루어진다.In order to achieve the above object, the data aligning apparatus of the present invention is a DDR SDRAM, comprising: an upper data strobe buffer for buffering in response to an upper data strobe signal; A lower data strobe buffer for buffering in response to the lower data strobe signal; A data strobe detector for selecting a signal coming later from an input signal in response to a signal output from an upper data strobe buffer and a signal output from a lower data strobe buffer; A data align for outputting a signal for simultaneously aligning first data and later data from upper and lower data input / output pads in response to an output signal of the data strobe detector and a clock signal delayed from a delay locked loop in a data strobe detector It consists of a signal output.
이와 같이 본 발명은 상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호 에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 검출기로 입력된 데이터의 시작하는 시점에서 데이터를 얼라인함으로써 종래 기술보다 0.25 × tCLK(한 클록 사이클)이 빠른 라이트 접근 시간(Write Access Time)을 달성할 수 있다.As described above, the present invention freezes data at the beginning of data input to a data strobe detector for selecting a signal coming later from an input signal in response to a signal output from an upper data strobe buffer and a signal output from a lower data strobe buffer. In this way, the Write Access Time can be achieved by 0.25 × tCLK (one clock cycle) faster than the prior art.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도2a는 본 발명의 데이터 얼라인 장치의 개념적인 블록도이다.2A is a conceptual block diagram of a data alignment apparatus of the present invention.
도2a를 참조하면, 본 발명의 데이터 얼라인 장치는 상위 데이터 스트로브 신호(UDS)를 입력받아 버퍼링하기 위한 상위 데이터 스트로브 버퍼(210)와, 하위 데이터 스트로브 신호(LDS)를 입력받아 버퍼링하기 위한 하위 데이터 스트로브 버퍼(210)와, 상위 데이터 스트로브 버퍼로부터 출력된 신호 udsfp2와 하위 데이터 스트로브 버퍼로부터 출력된 신호 ldsfp2에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 검출부(230)와, 데이터 스트로브 검출부(230)에서 출력된 신호 Late_dsfp4와 상기 지연고정루프로부터 딜레이된 클록 신호 Delayed clkp4_din에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호 Delayed clkp6_din을 출력하기 위한 데이터 얼라인 신호 출력부(240)을 구비한다.Referring to FIG. 2A, the data aligning apparatus of the present invention receives an upper data strobe buffer 210 for receiving and buffering an upper data strobe signal UDS and a lower data strobe signal for receiving and buffering a lower data strobe signal LDS. A data strobe detector 210, a data strobe detector 230 for selecting a signal coming later from the input signal in response to the signal udsfp2 output from the upper data strobe buffer and the signal ldsfp2 output from the lower data strobe buffer, and a data strobe In response to the signal Late_dsfp4 output from the detection unit 230 and the clock signal Delayed clkp4_din delayed from the delay locked loop, a signal Delayed clkp6_din for simultaneously aligning data inputted from the upper and lower data input / output pads with data inputted later is output. Data alignment signal output unit 24 0).
도2b는 본 발명의 데이터 스트로브 신호 검출부(230)의 회로도이다.2B is a circuit diagram of the data strobe signal detector 230 of the present invention.
상기 도2b를 참조하면, 본 발명의 데이터 스트로브 검출부(230)는 나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 상기 신호 udsfp2를 시간 지연시키는 제1딜레이단(250)과, 상기 신호 udsfp2와 상기 제1딜레이단(250)에서 딜레이된 신호에 응답하여 부정논리합하는 제1노아(NOR)게이트(270)와, 나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 상기 신호ldsfp2를 시간 지연시키는 제2딜레이단(260)과, 상기 신호 ldsfp2와 상기 제2딜레이단(260)에서 딜레이된 신호에 응답하여 부정논리합하는 제2노아(NOR)게이트(280)와, 상기 제1노아(NOR)게이트의 출력과 상기 제2노아(NOR)게이트의 출력에 응답하여 부정논리합하는 제3노아(NOR)게이트(290)를 구비한다.Referring to FIG. 2B, the data strobe detection unit 230 of the present invention includes a first delay stage 250 for time-delaying the signal udsfp2 to align data at a time point at which data entered later starts, and the signal udsfp2. And a first NOR gate 270 that negates and negates in response to the signal delayed by the first delay stage 250, and time the signal ldsfp2 to align the data at the time when the incoming data starts. A second delay stage 260 for delaying, a second NOR gate 280 that negates and negates in response to a signal delayed by the signal ldsfp2 and the second delay stage 260, and the first noah And a third NOR gate 290 that performs a negative logic sum in response to the output of the NOR) gate and the output of the second NOR gate.
도2c는 본 발명의 데이터 얼라인 신호 출력기(240)의 회로도이다.2C is a circuit diagram of a data align signal output unit 240 of the present invention.
도2를 참조하면, 본 발명의 데이터 얼라인 신호 출력기는 상기 데이터 스트로브 신호 검출부(230)로부터의 출력 신호 Late_dsfp4와 상기 신호 Delayed clkp4_din를 입력받아 부정논리곱하는 난드(NAND)게이트(300)와 상기 난드(NAND)게이트(300)의 출력을 반전하기 위한 인버터(310)를 구비한다.Referring to FIG. 2, the data alignment signal output device of the present invention receives an output signal Late_dsfp4 and the signal Delayed clkp4_din from the data strobe signal detector 230 and a NAND gate 300 that performs a negative logic multiplication. An inverter 310 for inverting the output of the (NAND) gate 300 is provided.
도3는 본 발명의 데이터 얼라인 방식을 도시한 신호 흐름도이다. 도3을 참조하여 본 발명의 데이터 얼라인 장치의 동작을 살펴보자.3 is a signal flow diagram illustrating a data alignment method of the present invention. Referring to FIG. 3, the operation of the data alignment apparatus of the present invention will be described.
상기 도3를 참조하면, 상기 신호 Fast_ds의 하강 에지에서 발생된 펄스 신호 Fast_dsfp2 - 이 신호 Fast_dsfp2는 도3의 udsfp2와 ldsfp2 중 먼저 활성화되는 신호이다. - 가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 하강 에지에 얼라인시킨다. 또한, 상기 신호 Slow_ds의 하강 에지에서 발생된 펄스 신호 Slow_dsfp2 - 이 신호 Slow_dsfp2는 도3의 udsfp2와 ldsfp2 중 나중에 활성화되는 신호이다. - 가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 하강 에지에 얼라인시킨다. 상기 신호 Slow_dsfp2에 의해서 상기 신호 Late_dsfp4가 인에이블되고 상기 신호 Delayed clkp4_din의 클록 펄스 내에서 상기 신호 Late_dsfp4가 상기 신호 Delayed clkp6_din을 인에이블시킨다. 상기 신호 Delayed clkp6_din은 상기 신호 Slow_dsfp2에 의해서 얼라인된 데이터가 시작되는 시점에서 활성화되어 상기 신호 Fast_dsfp2에 얼라인된 데이터와 상기 신호 Slow_dsfp2에 얼라인된 데이터를 동시에 셀(Cell) 블록으로 전송하도록 한다.Referring to FIG. 3, the pulse signal Fast_dsfp2 generated at the falling edge of the signal Fast_ds-this signal Fast_dsfp2 is the first activated signal of udsfp2 and ldsfp2 of FIG. -Controls the data input buffer to align the input data to the falling edge of the data strobe signal. Further, the pulse signal Slow_dsfp2 generated at the falling edge of the signal Slow_ds-this signal Slow_dsfp2 is a signal which is later activated among udsfp2 and ldsfp2 of FIG. -Controls the data input buffer to align the input data to the falling edge of the data strobe signal. The signal Late_dsfp4 is enabled by the signal Slow_dsfp2 and the signal Late_dsfp4 enables the signal Delayed clkp6_din within the clock pulse of the signal Delayed clkp4_din. The signal Delayed clkp6_din is activated at the time when the data aligned by the signal Slow_dsfp2 starts to transmit data aligned with the signal Fast_dsfp2 and data aligned with the signal Slow_dsfp2 to the cell block at the same time.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 나중에 들어오는 데이터가 시작하는 시점에서 먼저 들어온 데이터와 나중에 들어온 데이터를 얼라인 시키므로 종래의 기술보다 약 0.25 × tCLK(한 클록 사이클)정도 빠른 라이트 동작을 구현하여 고주파에서의 고속으로 동작할 수 있도록 하고 상기 딜레이된 클록 신호 Delayed clkp4_din과 상기 나중에 활성화되는 신호 late_dsfp4의 중첩(Overlap)에 충분한 마진이 있으므로 클록 신호의 잡음이나 공정, 온도, 전원전압의 변화에도 둔감한 라이트 동작을 구현할 수 있다.As described above, the present invention aligns the first data and the later data at the beginning of the incoming data at a later time, thereby implementing a write operation about 0.25 × tCLK (one clock cycle) faster than the prior art, thereby achieving high speed at high frequency. There is sufficient margin to allow the delayed clock signal Delayed clkp4_din and the later activated signal late_dsfp4 to be overwritten, resulting in a light operation that is insensitive to clock signal noise, process, temperature and power voltage variations. have.
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| KR100470995B1 (en) * | 2002-04-23 | 2005-03-08 | 삼성전자주식회사 | multi clock domain data input processing device having clock receiving locked loop and method for providing clock signals therefore |
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Payment date: 20100920 Year of fee payment: 5 |
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