KR20010063185A

KR20010063185A - Merged data output scheme for read latency 2 having double data rate

Info

Publication number: KR20010063185A
Application number: KR1019990060161A
Authority: KR
Inventors: 정민철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-09

Abstract

PURPOSE: A data output device of a double data rate synchronous semiconductor memory for read latency 2 is provided to have the protocol of the read latency 2 with supporting both of double and single data rates. CONSTITUTION: The data output device of a double data rate synchronous semiconductor memory includes the first registers(121,...,12N), the second registers(151,...,15N) and a data comparator(400). The data output device of the synchronous semiconductor memory device has protocol of the read latency 2. The first registers are pipe-lined by the first pipe-lining pulses. The second registers are pipe-lined by the second pipe-lining pulses. The data comparator(400) is allocated between the first register and the second register, and it compares the input and output data and outputs representative input/output data. The data comparator(400) applies an outward output enable signal which is a pipe-lined version of data resulted from parallel comparison of data with the first pipe-lining pulse on the data output buffer of the representative input/output signal.

Description

MERGEED DATA OUTPUT SCHEME FOR READ LATENCY 2 HAVING DOUBLE DATA RATE}

본 발명은 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치에 관한 것이다.The present invention relates to a merged data output device of a synchronous semiconductor memory supporting a double data rate scheme and having a read latency 2 protocol.

종래의 동기형 반도체 메모리 장치(Synchronous SRAM)는 리드 레이턴시(Read Latency)가 '0'(flow through) 내지는 '1'(Pipe-lined Type)의 방식으로 데이터 출력 버퍼가 구성되어 있으며, 리드 데이터의 병렬 테스트를 통해서 칩의 테스트 비용을 절감하고자 합병된 데이터 출력(Merged Data Output, 이하 "MDQ"라 칭함)을 구성하여 웨이퍼 레벨과 패키지 레벨에서 테스트를 시행하고 있다. 일반적으로 2~5개 정도의 입출력(I/O)을 합병하고, 이중 한 개의 입출력을 대표 입출력으로 설정하여 설정된 대표 입출력을 통해서 입력 데이터를 라이트(Write)하면 이에 종속되는 입출력은 함께 동일한 데이터 값으로 라이트 된다. 상기 동일한 값으로 라이트 된 데이터('0' 내지 '1')가 리드 될 경우 상기 라이트 된 데이터는 모두 동일한 데이터이므로 비교하여 셀에서 써준 대로 리드가 잘 되면 대표 입출력의 출력 인에이블(Output Enable; 이하, "OE"라 칭함)을 액티브 시켜서 데이터가 리드될 수 있게 하지만, 만약 비교해서 틀린 경우가 발생했다면 어느 입출력에선가 상기 셀로부터 리드되는 데이터가 틀려있다는 것을 의미하는 것이다. 이는 결과적으로 셀이 불량이거나 셀로의 라이트 실패 내지는 리드 경로의 실패이므로 대표 입출력의 출력을 High-Z 상태로 만들게 된다. 대표 입출력이 High-Z 상태가 된다는 것은 곧 해당 어드레스의 셀은 실패하는 의미가 되는 것이다.In a conventional synchronous semiconductor memory device (Synchronous SRAM), a data output buffer is configured in a read latency of '0' (flow through) or '1' (pipe-lined type). In order to reduce the test cost of the chip through parallel test, a merged data output (hereinafter referred to as "MDQ") is configured and tested at the wafer level and the package level. Generally, two to five input / outputs (I / O) are merged, and one of the input / outputs is set as the representative input / output, and the input data is written through the set representative input / output. Is lit. When the data written to the same value ('0' to '1') is read, the written data are all the same data. Therefore, when the read is well as the cell writes, the output enable of the representative input / output (Output Enable) Data is read by activating the " OE ", but it means that the data read from the cell is wrong at any input or output. This results in a high-Z state of the output of the representative input / output because the cell is bad or the write failure to the cell or the read path failure. When the representative input / output goes into the High-Z state, it means that the cell of the address fails.

종래 동기형 SRAM의 리드 프로토콜은 레이턴시 0 내지 1이나 현재는 레이턴시 2까지 확장되고 있으며, 또한 하나의 사이클에 두 개의 데이터를 라이트하고 리드하는 더블 데이터 레이트(Double Data Rate) 방식이 도입되고 있다.The read protocol of the conventional synchronous SRAM is extended from latency 0 to 1, but now latency 2, and a double data rate method of writing and reading two data in one cycle is introduced.

따라서 본 발명의 목적은 더블 데이터 레이트 방식과 싱글 데이터 레이트 방식을 모두 지원하면서 리드 레이턴시 2의 프로토콜을 가지며 스피드 푸쉬가 없는 합병된 데이터 출력 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a combined data output device having a read latency 2 protocol and no speed push while supporting both a double data rate method and a single data rate method.

상기 목적을 달성하기 위해 본 발명은 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치에 있어서, 1차 파이프 라이닝 펄스에 의해 파이프 라이닝 되는 1차 레지스터와; 2차 파이프 라이닝 펄스에 의해 파이프 라이닝 되는 2차 레지스터와; 상기 1차 레지스터와 상기 2차 레지스터 사이에 배치되어 입출력의 데이터를 비교하여 대표 입출력 데이터를 출력하는 데이터 비교부를 구비함을 특징으로 한다.In order to achieve the above object, the present invention provides a combined data output apparatus of a synchronous semiconductor memory supporting a double data rate scheme and having a read latency 2 protocol, comprising: a primary register piped by a primary pipe lining pulse; A secondary resistor piped by a secondary pipe lining pulse; And a data comparator disposed between the primary register and the secondary register to compare the data of the input / output and output the representative input / output data.

도 1은 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 병렬 비교시의 합병된 데이터 출력 장치의 블록구성도1 is a block diagram of a merged data output device in parallel comparison of a synchronous semiconductor memory having a double latency data protocol and having a read latency 2 protocol;

도 2는 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 직렬 비교시의 합병된 데이터 출력 장치의 블록구성도2 is a block diagram of a merged data output device in serial comparison of a synchronous semiconductor memory having a double latency data protocol and having a read latency 2 protocol;

도 3은 도 1의 데이터 비교부의 일 예를 도시한 로직 다이아그램FIG. 3 is a logic diagram illustrating an example of the data comparator of FIG. 1.

도 4는 도 2의 데이터 비교부의 일 예를 도시한 로직 다이아그램4 is a logic diagram illustrating an example of a data comparison unit of FIG. 2.

도 5는 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치의 타이밍도5 is a timing diagram of a merged data output apparatus of a synchronous semiconductor memory supporting a double data rate scheme and having a read latency 2 protocol;

도 6은 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치의 시뮬레이션 플롯을 도시한 도면FIG. 6 shows a simulation plot of a merged data output device of a synchronous semiconductor memory supporting a double data rate scheme and having a read latency 2 protocol. FIG.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다.이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. In addition, in the following description, numerous specific details, such as specific processing flows, are set forth in order to provide a more general understanding of the invention. It is to be understood that the invention may be practiced without these specific details. It will be obvious to them. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.

리드 레이턴시(Lead Latency)가 2인 더블 데이터 레이트(이하, "DDR"이라 칭함)의 데이터 출력 스키마(data output scheme)는 리드 레이턴시가 1인 데이터 출력장치와는 다른 형태로 구성된다. 우선 DDR을 구성시키기 위해 한 개의 입출력은 두 개 내지는 네 개의 프리페치(Pre-fetch) 입출력으로 구성되는데, 한 개의 라이트 또는 리드 사이클에서 동시에 두 개의 프리페치 입출력이 동작하게 된다. 라이트 시에는 한 사이클에 두 개의 데이터가 연속적으로 들어오면 이를 프리페치 어드레스에 따라서 동시에 셀에 라이트한다. 또 리드 시에는 한 사이클에 동시에 두 개의 프리페치 입출력의 셀로부터 코어 데이터를 독출하고, 이를 프리페치 어드레스에 의해 순서가 소팅된 KDATA 펄스에 의해 차례로 두 개의 데이터가 리드 출력된다. 본 발명에서는 상기 프리페치 입출력이 외부 입출력당 두 개씩 구성된 경우를 예를 들어 설명한다. 도 1과 도 2에서 보듯이 리드 레이턴시가 2이므로 파이프라이닝(pipelining) 되는 레지스터가 두 개 있는데, 제1레지스터(데이터 래치: data latch)(121~12N)는 제1파이프라이닝 펄스인 "KPIPE"라는 펄스에 의해 파이프라이닝 되고, 제2레지스터(151~15N)는 제2파이프라이닝 펄스인 "KDATA"라는 펄스에 의해 파이프라이닝 되어 최종 리드 데이터를 독출한다. 이때, 프리페치 입출력 구성이므로 스테이지(stage)당 레지스터는 'W'와 'X' 두 개로 구성된다.A data output scheme of a double data rate (hereinafter, referred to as "DDR") having a read latency of 2 is configured in a different form from a data output device having a read latency of 1. First, to configure DDR, one I / O is composed of two or four pre-fetch I / O. Two pre-fetch I / Os operate simultaneously in one write or read cycle. At the time of writing, if two data are continuously input in one cycle, they are simultaneously written to the cell according to the prefetch address. At the time of reading, core data is read out from the cells of two prefetch inputs and outputs simultaneously in one cycle, and two data are read out sequentially by KDATA pulses sorted by the prefetch address. In the present invention, a case in which the prefetch input / output is configured as two per external input / output will be described as an example. As shown in FIGS. 1 and 2, since the read latency is 2, there are two registers that are pipelined. The first register (data latch) 121 to 12N is the first pipelining pulse "KPIPE". The second registers 151 to 15N are pipelined by the pulse "KDATA", which is the second pipelining pulse, to read the final read data. At this time, since the prefetch input / output configuration, the register per stage is composed of two 'W' and 'X'.

본 발명의 제1실시예를 도 1을 통해 설명하면; 상기 도 1은 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 병렬 비교시의 합병된 데이터 출력 장치의 블록구성도로서,A first embodiment of the present invention will be described with reference to FIG. 1; 1 is a block diagram of a merged data output device in parallel comparison of a synchronous semiconductor memory having a double latency data protocol and having a read latency 2 protocol.

입출력 센스 증폭부(I/O S/A W,X)(111~11N)는 DDR 동작을 위해 구비되는 프리페치 입출력 수만큼 구성되며, 코어 데이터(I/O 1W, 1X)를 수신하여 증폭한 후, 각 입출력 센스 증폭기의 프리페치 입출력에 대응되는 제1레지스터(121~12N)에 인가한다.The input / output sense amplifiers (I / OS / AW, X) 111 to 11N are configured by the number of prefetch input / outputs provided for the DDR operation, and after receiving and amplifying the core data I / O 1W and 1X, It is applied to the first registers 121 to 12N corresponding to the prefetch input and output of each input / output sense amplifier.

제1레지스터(121~12N)는 각각 'W'와 'X' 두 개의 데이터 래치부를 구비하며, 상술한 바와 같이 상기 제1파이프라이닝 펄스인 "KPIPE" 펄스에 의해 파이프라이닝 되며, 상기 KPIPE 신호를 데이터 비교부(400) 내의 DDR/SDR 합병/다중화부(140)로 인가한다.Each of the first registers 121 to 12N includes two data latch units 'W' and 'X', and is pipe-lined by a "KPIPE" pulse, which is the first pipelining pulse, as described above. It is applied to the DDR / SDR merger / multiplexer 140 in the data comparator 400.

데이터 비교부(400)는 DDR/SDR 합병/다중화부(140)와 두 개의 병렬 구성부인 병렬 비교부1(131)과 병렬 비교부2(133)를 구비하는데, 상기 데이터 비교부(400)는 DDR 동작을 위해 구비되는 프리패치 입출력의 수만큼 상기 병렬 비교부(131,133)를 멀티-레일(Multi-Rail)로 구성하고, 이 비교결과를 최종 합병하는 DDR/SDR 합병/다중화부(140)를 구비한다. 그래서 상기 데이터 비교부(400)는 상기 DDR/SDR 합병/다중화부(140)에서 상기 두 개의 병렬 비교부(131, 133)의 출력과 KPIPE 신호, MDQ 신호를 입력으로 하여 상기 병렬 비교부 로직을 병렬로 비교하여 그 최종 결과 데이터를 1차 파이프라이닝 펄스로 파이프라이닝 한 데이터인 MDQOE 신호를 대표 입출력의 데이터 출력버퍼(150)에 위치한 OE 혼합부(16N)단에 인가한다.The data comparator 400 includes a DDR / SDR merger / multiplexer 140 and two parallel components, a parallel comparator 1 131 and a parallel comparator 2 133. The data comparator 400 The parallel comparator 131 and 133 are configured as multi-rails as many as the number of prefetch inputs and outputs provided for the DDR operation, and the DDR / SDR merging / multiplexing unit 140 finally merging the comparison results. Equipped. Thus, the data comparator 400 inputs the outputs of the two parallel comparators 131 and 133, the KPIPE signal, and the MDQ signal from the DDR / SDR merger / multiplexer 140 to input the parallel comparator logic. By comparing in parallel, the final result data is applied to the OE mixing unit 16N stage located in the data output buffer 150 of the representative input / output, the MDQOE signal which is the data obtained by pipelining the primary pipelining pulse.

데이터 출력 버퍼(150)는 제2레지스터(151~15N) 및 OE(Output Enable) 혼합부(161~16n)로 구성되며, 상기 제2레지스터(151~15N)는 상술한 바와 같이 제2파이프라이닝 펄스인 "KDATA"라는 펄스에 의해 파이프라이닝 되어 최종 리드 데이터를 독출하며, 상기 OE 혼합부(161~16N)는 오프 칩 드라이버(171~17N)로 출력 인에이블 신호를 인가한다.The data output buffer 150 includes the second registers 151 to 15N and the output enable mixing unit 161 to 16n, and the second registers 151 to 15N are second piped as described above. The final read data is read by being pipelined by a pulse called "KDATA", and the OE mixing units 161 to 16N apply an output enable signal to the off chip drivers 171 to 17N.

상기 오프 칩 드라이버(171~17n)는 상기 데이터 출력 버퍼(150)로부터의 데이터를 외부(DQ)로 출력한다.The off chip drivers 171 ˜ 17n output data from the data output buffer 150 to the outside DQ.

본 발명의 다른 실시예를 도 2를 통해 설명하면; 상기 도 2는 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 직렬 비교시의 합병된 데이터 출력 장치의 블록구성도로서, 여느 구성은 상기 도 1의 구성과 동일하며, 직렬 비교에 따른 데이터 비교부(500)가 상기 도 1과 차별화 된다. 상기 도 2에 따른 데이터 비교부(500)는 직렬 비교부1(201~20N), 직렬 비교부2(211~21N) 및 DDR/SDR 합병/다중화부(220)를 구비하며, 상기 각 직렬 비교부를 직렬의 체인(Chain)형식으로 비교할 수 있도록 구성하는데, 여기서 체인 형식이라 함은 합병하고자 하는 입출력을 한꺼번에 동시 비교하는 것이 아니라 우선 두 입출력을 비교한 뒤 그 결과 데이터와 다음 입출력을 비교해 가는 식의 진행방식을 의미한다.Another embodiment of the present invention is described with reference to FIG. 2; FIG. 2 is a block diagram of a merged data output device in a serial comparison of a synchronous semiconductor memory having a read latency 2 protocol, which supports the double data rate method, and any configuration is the same as that of FIG. The data comparator 500 according to the comparison is differentiated from FIG. 1. The data comparator 500 according to FIG. 2 includes a serial comparator 1 (201 to 20N), a serial comparator 2 (211 to 21N), and a DDR / SDR merger / multiplexer 220. It is configured to be able to compare the unit in series chain type.In this case, the chain type is used to compare two I / Os first and then compare the data and the next I / O. It means the process.

리드 레이턴시가 2인 DDR 데이터 출력 스키마(scheme)의 타이밍은 도 5와 같다. 상기 도 5는 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치의 타이밍도로서; 상기 도 5에서 첫 번째 어드레스 A1을 받아 나오는 코어 리드 데이터(DCOREW,X)인 'D1W'와'D1X'는 한 사이클 이후 클럭을 받아 생성된 'KPIPE' 펄스에 의해 1차 파이프라이닝 되며, 이때 제1레지스터에 저장된 데이터 래치 출력 데이터(DDOBW,X)는 세 번째 클럭의 라이징 에지(Rising Edge)와 폴링 에지(Falling Edge)를 받아 생성된 'KDATA' 펄스에 의해 2차 파이프라이닝 되어 최종 리드 데이터인 Q1m(Q1 마스터 데이터)과 Q1s(Q1 슬레이브 데이터)로 되는 레이턴시가 2인 DDR 리드 형식을 갖는다.The timing of the DDR data output scheme with a read latency of 2 is shown in FIG. 5. FIG. 5 is a timing diagram of a merged data output device of a synchronous semiconductor memory supporting a double data rate scheme and having a read latency 2 protocol; FIG. In FIG. 5, 'D1W' and 'D1X', which are the core read data DCOREW, X that receive the first address A1, are first pipelined by a 'KPIPE' pulse generated by receiving a clock after one cycle. Data latch output data (DDOBW, X) stored in register 1 is second-pipelined by 'KDATA' pulse generated by rising edge and falling edge of the third clock, and is the final read data. It has a DDR read format with a latency of two, which is Q1m (Q1 master data) and Q1s (Q1 slave data).

이러한 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 데이터 출력 장치의 구성이 상기 도 1 및 도 2에 도시되어 있다. 데이터 래치를 거친 리드 데이터(DDOBW,X)를 병렬로 받아 비교하는 도 1과, 직렬로 비교하는 도 2의 방식이 있을 수 있다.The configuration of a data output device of a synchronous semiconductor memory supporting such a double data rate scheme and having a read latency 2 protocol is shown in FIGS. 1 and 2. There may be a scheme of FIG. 1 for receiving and comparing read data DDOBW, X through data latches and comparing them in series.

도 3은 상기 도 1의 데이터 비교부(병렬 비교부, 합병/다중화부)의 일 예를 도시한 로직 다이아그램이고, 도 4는 상기 도 2의 데이터 비교부(직렬 비교부, 합병/다중화부)의 일 예를 도시한 로직 다이아그램이다.FIG. 3 is a logic diagram showing an example of the data comparison unit (parallel comparison unit, merger / multiplexer) of FIG. 1, and FIG. 4 is a data comparison unit (serial comparison unit, merger / multiplexer) of FIG. ) Is a logic diagram illustrating an example.

상기 도 3을 참조하여 데이터 비교부의 동작을 설명하면, 합병된 입출력의 리드출력 데이터는 실패 요소가 없다면 모두 로직 레벨 '하이' 또는 '로우'이다. 하이 데이터 비교는 NAND 게이트(101) 두개와 이들의 출력을 입력으로 하는 NOR 게이트(102)에 의해서, 로우 데이터 비교는 NOR 게이트(103) 두 개와 이들의 출력을 입력으로 하는 NAND 게이트(104)와 상기 NAND 게이트의 출력을 입력으로 하는 인버터(105)에 의해서 이루어진다. 이 결과가 NOR 게이트(106)로 연결되는데 상기 하이 데이터 비교가 맞으면 NOR 게이트(102)의 출력이 하이가 되며, 또한 로우 데이터 비교가 맞으면 인버터(105)의 출력이 하이로 되어 상기 NOR 게이트(106)의출력(COMPw)이 로우가 된다. 물론, 데이터 비교결과가 틀리면 상기 NOR 게이트(106)의 입력단자는 모두 로우가 되어 상기 NOR 게이트(106)의 출력이 하이가 되고, 합병/다중화부(140)의 NOR 게이트(401)의 출력(COMP)이 로우가 되어 결국 합병된 데이터 출력의 인에이블 신호 MDQOE를 로우로 만들어 출력 버퍼를 High-Z 상태로 천이시킨다. 또한, 2 프리페치 방식이므로 W와 X의 두 입출력이 따로 비교되어 그 결과인 COMPW와 COMPX가 상기 NOR 게이트(401)에 의해 합병되는데, 이때 NOR 게이트(106)의 한 입력 단자인 CMDQW#와 CMDQX#의 역할이 매우 중요하다. 이 신호의 타이밍은 상기 도 5에서 보여지듯이 코어 데이터(DCOREW,X)가 생성되기 전에 세팅되어져야 하는데 이 신호는 DDR/SDR 정보, 리드 정보, 프리페치 정보가 합쳐져 제공되어져야 한다. DDR 동작시에는 신호가 모두 로우가 되어 있어야 하지만 SDR 동작시에는 프리페치 어드레스에 따라 리드되는 프리페치 입출력의 CMDQ# 신호만 로우로 인가되어야 한다. 왜냐하면 SDR 동작시에는 이렇게 제어되지 않으면 문제가 발생하기 때문이다. 만일 프리페치 입출력 X 쪽의 셀이나 데이터 경로에서 실패가 발생하여 MDQ 테스트로 실패 어드레스를 검출한 후 다시 프리페치 입출력 W 쪽을 MDQ 테스트시에 X 쪽의 실패 결과인 COMPX가 항상 하이로 고정되어 버림으로 인하여 프리페치 입출력 W 쪽의 테스트 결과를 알 수 없게 된다. 따라서, 상기 도 3과 도 4의 CMDQW#와 CMDQX#의 제어가 DDR 동작시에는 모두 로우가 되고, SDR 동작시에는 개별적으로 로우가 될 수 있도록 한다.Referring to FIG. 3, the operation of the data comparator will be described. All of the read output data of the merged input / output is logic level 'high' or 'low' unless there is a failure element. The high data comparison is made by two NAND gates 101 and their NOR gates 102 as their outputs, and the low data comparison is made by two NOR gates 103 and their NAND gates 104 as their inputs. The inverter 105 takes an output of the NAND gate as an input. The result is connected to the NOR gate 106. If the high data comparison is correct, the output of the NOR gate 102 is high. If the low data comparison is correct, the output of the inverter 105 is high and the NOR gate 106 is high. Output COMPw) goes low. Of course, if the data comparison result is incorrect, the input terminals of the NOR gate 106 are all low, and the output of the NOR gate 106 becomes high, and the output of the NOR gate 401 of the merge / multiplexer 140 ( COMP) goes low, eventually bringing the enable signal MDQOE of the merged data output low, which causes the output buffer to transition to the High-Z state. In addition, since two prefetch methods, two input / output of W and X are compared separately, and the resultant COMPW and COMPX are merged by the NOR gate 401, where CMDQW # and CMDQX, which are one input terminal of the NOR gate 106, are compared. The role of # is very important. As shown in FIG. 5, the timing of this signal must be set before the core data DCOREW, X is generated. The signal must be provided by combining DDR / SDR information, read information, and prefetch information. In DDR operation, all signals should be low. In SDR operation, only the CMDQ # signal of the prefetch input and output read according to the prefetch address should be applied low. This is because a problem occurs when the SDR operation is not controlled in this way. If a failure occurs in the cell or data path of the prefetch input / output X side, the MDQ test detects the failure address, and when the prefetch input / output W side detects the failure of the X side, COMPX is always fixed high. As a result, the test result of the prefetch input / output W side is not known. Accordingly, the control of CMDQW # and CMDQX # of FIG. 3 and FIG. 4 are all low during the DDR operation, and individually low during the SDR operation.

상기 도 2와 도 4는 DDOBW,X를 직렬로 비교하는 방식을 나타내는데, DDOBW,X를 동시에 모두 비교하는 것이 아니라 차례 차례 순차적으로 비교한 후 그 결과를대표 입출력의 DDOBQW,X와 비교하여 MDQOE를 발생시키는 방식이다. 이 방식의 타이밍은 병렬 비교방식과 동일하다. 하지만 직렬로 연결된 게이트 로직의 지연 시간이 상기 도 1, 도 3의 예와 같은 병렬 방식에 비해 크기 때문에 상기 도 5에서 보이는 비교 딜레이(Compare Delay)가 증가하여 KDATA 펄스와의 마진이 줄어든다. 따라서, 이를 고려하여 KDATA를 생성시키는 지연의 조절도 필요하다. 이것이 잘 조절되지 않으면 결국 기존 OE 신호 대비 MDQOE 신호의 지연을 초래할 우려가 있다. 이를 위해 제1파이프라이닝 펄스를 데이터 비교 지연보다 소정 시간만큼 지연시킨 펄스로 비교 데이터를 파이프라이닝 시켜서 데이터 비교 딜레이와의 타임 마진을 확보할 수 있도록 한다.2 and 4 illustrate a method of comparing DDOBW, X in series. Instead of comparing all of DDOBW, X at the same time, the results are compared sequentially and then the results are compared with DDOBQW, X of representative input and output. It is a way of generating. The timing of this method is the same as the parallel comparison method. However, since the delay time of the series-connected gate logic is larger than that of the parallel method of the example of FIGS. 1 and 3, the compare delay shown in FIG. 5 is increased to reduce the margin with the KDATA pulse. Therefore, in consideration of this, it is also necessary to adjust the delay for generating KDATA. If this is not well controlled, there is a risk of delaying the MDQOE signal compared to the existing OE signal. To this end, pipelining the comparison data with a pulse obtained by delaying the first pipelining pulse by a predetermined time rather than the data comparison delay may ensure a time margin with the data comparison delay.

한편, 상기 병렬 또는 직렬 데이터 비교부(400, 500)에서 DDR과 SDR을 구분하는 제어신호를 비교 로직에 인가될 수 있도록 한다.On the other hand, the parallel or serial data comparison unit (400, 500) to be applied to the comparison logic control signal to distinguish the DDR and SDR.

본 발명에 따른 더블 데이터 레이트 방식을 지원하며 리드 레이턴시 2의 프로토콜을 갖는 동기 반도체 메모리의 합병된 데이터 출력 장치의 시뮬레이션 플롯을 도 6에 도시하였다.6 shows a simulation plot of a merged data output device of a synchronous semiconductor memory supporting the double data rate scheme according to the present invention and having a read latency 2 protocol.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.On the other hand, the detailed description of the present invention has been described with reference to specific embodiments, of course, various modifications are possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 더블 데이터 레이트 방식과 싱글 데이터 레이트 방식을 모두 지원하면서 리드 레이턴시 2의 프로토콜을 가지는 스피드 푸쉬가 없는 합병된 데이터 출력장치를 구현함으로써 리드 레이턴시 2의 프로토콜을 가지는 시스템에 적합한 데이터 출력장치를 제공할 수 있는 이점이 있다.As described above, the present invention implements data suitable for a system having a read latency 2 protocol by implementing a speed push-free merged data output device having a read latency 2 protocol while supporting both a double data rate method and a single data rate method. There is an advantage in providing an output device.

Claims

A merged data output device of a synchronous semiconductor memory supporting a double data rate method and having a read latency 2 protocol,

A primary resistor piped by the primary pipe lining pulses;

A secondary resistor piped by a secondary pipe lining pulse;

And a data comparator disposed between the primary register and the secondary register to compare the data of the input / output and output the representative input / output data.

The method of claim 1,

The data comparator is configured to compare the data comparisons in parallel, and applies a fused external output enable signal, which is data obtained by pipelining the final result data with the first pipelining pulse, to the data output buffer of the representative input / output. Device.

The method of claim 1,

The data comparator is configured to compare data in a serial chain form, and applies a fused external output enable signal, which is data obtained by pipelining the final result data with a first pipelining pulse, to a data output buffer of a representative input / output. Device characterized in that.

The method of claim 1,

And the data comparator comprises a multi-rail comparator as many as the number of prefetch inputs and outputs provided for the double data rate operation.

The method of claim 1,

And the data comparing unit pipelining the comparison data with a pulse obtained by delaying the first pipelining pulse by a predetermined time rather than the data comparison delay to secure a time margin with a data comparison delay.

The method of claim 1,

And the data comparison unit receives a control signal for distinguishing between the double data rate and the single data rate.

The method of claim 7, wherein

And the control signal includes double data rate / single data rate information, read information, and prefetch address information.