KR20010060872A - Semiconductor chip package and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩이 리드프레임에 실장되는 구조로서 보다 박형 패키지 구현과 복수의 단위 패키지가 적층되어 구성되는 적층 패키지 구현에 용이한 구조의 반도체 칩 패키지와 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, a semiconductor chip package having a structure in which a semiconductor chip is mounted on a lead frame, and more easily implemented in a thin package and a multilayer package in which a plurality of unit packages are stacked. It relates to a manufacturing method.
최근 휴대용 전자제품의 수요가 급속히 증가하면서 이에 이용되는 반도체 칩 패키지에 대한 박형화, 소형화, 경량화의 요구가 한층 증대되고 있다. 이와 같은 요구에 따라서 패키지 크기를 줄이기 위한 많은 노력들이 행하여 졌다. 그 결과의 하나로서 LOC형(Lead On Chip) 반도체 칩 패키지가 개발되어 있다.Recently, as the demand for portable electronic products increases rapidly, the demand for thinning, miniaturization, and weight reduction of semiconductor chip packages used therein is increasing. In response to this demand, many efforts have been made to reduce the package size. As a result, a lead on chip (LOC) semiconductor chip package has been developed.
도 1은 일반적인 LOC형 반도체 칩 패키지의 일 예를 나타낸 단면도이다.1 is a cross-sectional view illustrating an example of a general LOC semiconductor chip package.
도 1을 참조하면, 일반적인 LOC형 반도체 칩 패키지(100)는 본딩패드(112)가 중앙부에 형성된 반도체 칩(111)이 마주보는 리드의 사이에 본딩패드(112)가 위치하도록 하여 접착 테이프(130)에 의해 리드(121)에 부착되어 있는 구조로서, 전기적인 연결은 도전성 금속선(140)으로 반도체 칩(111)의 본딩패드(112)와 리드(121)에 접합시키는 와이어 본딩(wire bonding)에 의해 이루어진다. 그리고, 반도체 칩(111)은 에폭시 성형 수지와 같은 수지 봉지재로 형성되는 패키지 몸체(150)에 의해 봉지된다.Referring to FIG. 1, in a typical LOC type semiconductor chip package 100, the bonding pads 112 are positioned between the leads facing the semiconductor chips 111 having the bonding pads 112 formed at the center thereof, and thus, the adhesive tape 130 is disposed. The electrical connection is a structure attached to the lead 121 by a wire, which is connected to the bonding pad 112 of the semiconductor chip 111 and the lead 121 by a conductive metal wire 140. Is made by The semiconductor chip 111 is encapsulated by the package body 150 formed of a resin encapsulating material such as an epoxy molding resin.
이와 같은 LOC형 반도체 칩 패키지의 경우에 패키지 대비 반도체 칩의 점유면적을 크게 할 수 있어 패키지 크기의 축소에 효과적이다. 그러나, 이 반도체 칩 패키지의 경우에 리드에 반도체 칩이 부착되기 때문에 크기의 축소에 한계가 있으며, 소형화와 경량화뿐만 아니라 많은 양의 데이터를 저장할 수 있는 고집적도의 반도체 실장의 요구에 대응하기 위한 적층 기술의 적용이 용이하지 않다.In the case of such a LOC type semiconductor chip package, the footprint of the semiconductor chip can be increased compared to the package, which is effective in reducing the package size. However, in the case of the semiconductor chip package, since the semiconductor chip is attached to the lead, there is a limit in size reduction, and it is not only miniaturized and lightweight, but also stacked to meet the demand of high-density semiconductor mounting capable of storing a large amount of data. The application of the technology is not easy.
물론, 소위 칩 스케일 패키지(Chip Scale package) 또는 칩 사이즈 패키지(Chip Size Package)라 불리는 칩 크기 수준의 반도체 칩 패키지가 여러 가지 다양한 형태로 제공되고 있고, 이미 많은 종류의 칩 크기 수준의 패키지가 적용되고 있으나, 주로 인쇄회로기판이나 유연성 회로 기판(Flexible Circuit Board)를 이용하는 칩 크기 수준의 패키지는 고집적도의 실현을 위한 적층 기술의 적용이 용이하지 않으며 리드프레임을 사용하는 반도체 칩 패키지에 비해 제작비용이 많이 든다.Of course, there are a variety of chip size semiconductor chip packages called chip scale packages or chip size packages, and many types of chip size packages have already been applied. However, the chip size package mainly using a printed circuit board or a flexible circuit board is not easy to apply the stacking technology for high integration, and it is more expensive to manufacture than a semiconductor chip package using a lead frame. This costs a lot.
따라서 본 발명의 목적은 리드프레임을 이용하여 크기와 두께가 작으면서도 적층 기술의 적용이 용이한 구조의 반도체 칩 패키지와 그 제조 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor chip package having a small size and thickness and easily applying a stacking technology using a lead frame, and a method of manufacturing the same.
도 1은 일반적인 LOC형 반도체 칩 패키지의 예를 나타낸 단면도,1 is a cross-sectional view showing an example of a typical LOC type semiconductor chip package;
도 2는 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 절개 사시도,Figure 2 is a perspective view of the cutaway showing an embodiment of a semiconductor chip package according to the present invention,
도 3내지 도 8은 본 발명에 따른 반도체 칩 패키지 제조 방법의 제조 공정에 따른 개략 단면도,3 to 8 is a schematic cross-sectional view of the manufacturing process of the semiconductor chip package manufacturing method according to the present invention,
도 9는 본 발명의 반도체 칩 패키지를 적용한 적층 패키지를 나타낸 사시도이다.9 is a perspective view showing a laminated package to which the semiconductor chip package of the present invention is applied.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10; 반도체 칩 패키지 11; 반도체 칩10; Semiconductor chip package 11; Semiconductor chip
12; 본딩패드 20; 리드프레임12; Bonding pads 20; Leadframe
21; 리드 22; 리드 단차면21; Lead 22; Lead step surface
25; 타이바 26; 타이바 단차면25; Tie bar 26; Tie-bar step surface
27; 댐바 29; 솔더층27; Dambar 29; Solder layer
30; 접착 테이프 40; 도전성 금속선30; Adhesive tape 40; Conductive metal wire
50; 패키지 몸체50; Package body
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지는, 복수의 본딩패드가 형성된 반도체 칩, 그 반도체 칩과 이격되어 있으며 내측 말단부의 상면으로부터 소정 높이만큼 하향 단차진 타이바 단차면이 형성된 타이바, 타이바 단차면에 부착되어 반도체 칩을 고정시키는 접착 테이프, 반도체 칩과 이격되어 있으며 내측 말단부의 상면으로부터 소정 높이만큼 하향 단차진 리드 단차면이 형성되어 있는 복수의 리드, 본딩패드와 리드 단차면에 접합되어 전기적으로 연결시키는 도전성 금속선, 및 리드의 상면과 하면이 노출되도록 하여 반도체 칩과 도전성 금속선 및 도전성 금속선과 리드의 접합 부분을 봉지하는 패키지 몸체를 포함하는 것을 특징으로 한다.The semiconductor chip package according to the present invention for achieving the above object, a tie formed with a plurality of bonding pads, a tie bar spaced apart from the semiconductor chip and formed with a tie bar stepped stepped downward by a predetermined height from the upper surface of the inner end portion A plurality of leads, bonding pads, and lead ends, which are attached to the bar and tie bar step surfaces to secure the semiconductor chip, are spaced apart from the semiconductor chip, and have a lead step step surface that is stepped downward from the upper surface of the inner end portion by a predetermined height. And a package body encapsulating the semiconductor chip, the conductive metal wire, and the junction between the conductive metal wire and the lead by exposing the upper and lower surfaces of the lead to be electrically connected to and electrically connected to the vehicle surface.
또한 상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지 제조 방법은, ⒜ 복수의 본딩패드를 갖는 반도체 칩과, 내측 말단부의 상면으로부터 소정 높이만큼 하향 단차진 타이바 단차면이 형성되어 있는 타이바와 내측 말단부의 상면으로부터 소정 높이만큼 하향 단차진 리드 단차면이 형성되어 있는 복수의 리드 및 리드를 가로지르도록 형성되어 있는 댐바를 갖는 리드프레임을 준비하는 단계, ⒝ 타이바 단차면과 반도체 칩의 상면에 접착 테이프를 부착시켜 반도체 칩을 리드프레임에 실장시키는 단계, ⒞ 반도체 칩과 리드를 도전성 금속선으로 연결시키는 단계, ⒟ 리드의 상면과 하면이 노출되도록 하여 댐바 내측의 반도체 칩과 도전성 금속선 및 도전성 금속선과의 접합 부분을 봉지하는 패키지 몸체를 형성시키는 단계, ⒠ 리드와 타이바를 절단하여 리드프레임으로부터 단위 반도체 칩 패키지를 분리시키는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor chip package manufacturing method according to the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads, and tie bars having a tie bar stepped surface is formed by a predetermined height downward from the upper surface of the inner end portion; Preparing a lead frame having a plurality of leads formed with a lead stepped surface that is stepped downward by a predetermined height from an upper end of the inner end portion, and a dam bar formed to cross the leads; ⒝ a tie bar stepped surface and an upper surface of a semiconductor chip Mounting a semiconductor chip to a lead frame by attaching an adhesive tape to the lead frame, ⒞ connecting the semiconductor chip and the lead with conductive metal wires, ⒟ exposing the upper and lower surfaces of the lead to expose the semiconductor chip, the conductive metal wire, and the conductive metal wire inside the dam bar. Forming a package body encapsulating the junction with the shell, ⒠ lid and tie Cutting the bar to separate the unit semiconductor chip package from the leadframe.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.Hereinafter, a semiconductor chip package and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 절개 사시도이다. 도 2를 참조하여 본 발명에 따른 반도체 칩 패키지의 구조를 살펴보기로 한다.2 is a cutaway perspective view showing an embodiment of a semiconductor chip package according to the present invention. The structure of the semiconductor chip package according to the present invention will be described with reference to FIG. 2.
반도체 칩(11)의 주변에는 소정 거리로 이격되어 타이바(25)와 리드(21)가 배치되어 있다. 여기서, 반도체 칩(11)은 서로 대향하는 양쪽 가장자리에 본딩패드(12)가 형성되어 있는 에지패드(edge pad)형이다. 리드(21)는 내측 말단이 서로 대향하도록 하여 양방향으로 배치되어 있으며 리드(21)들과 수직하는 양방향으로 타이바(25)가 서로 대향하는 쌍으로 이루어져 있다. 리드(21)는 내측 말단부가 상면으로부터 소정 높이만큼 단차를 갖고 리드 단차면(22)이 형성되어 있으며, 타이바(25)는 집적회로가 형성된 반도체 칩(11)의 상면과 동일 평면상에 위치하도록 소정 높이만큼 단차를 갖고 타이바 단차면(26)이 형성되어 있다.The tie bar 25 and the lead 21 are disposed at a distance apart from the semiconductor chip 11 at a predetermined distance. Here, the semiconductor chip 11 is an edge pad type in which bonding pads 12 are formed at both edges facing each other. The leads 21 are arranged in both directions so that the inner ends thereof face each other, and the leads 21 are formed in pairs in which the tie bars 25 face each other in both directions perpendicular to the leads 21. The lid 21 has a stepped inner surface at a predetermined height from the upper surface thereof, and a lead stepped surface 22 is formed. The tie bar 25 is positioned on the same plane as the upper surface of the semiconductor chip 11 having the integrated circuit. A tie bar step surface 26 is formed with a step by a predetermined height so as to be provided.
반도체 칩(11)은 서로 대향하는 한 쌍의 타이바(25)에 부착되어 있는 접착 테이프(30)에 부착되어 고정된다. 이때, 접착 테이프(30)는 집적회로가 형성되어 있는 반도체 칩(11) 상면의 본딩패드(12) 내측 영역에 2열로 부착되어 반도체 칩(11)을 균형 있게 지지한다. 여기서, 접착 테이프(30)는 일면에 접착층이 형성된 폴리이미드 재질이다.The semiconductor chip 11 is attached and fixed to an adhesive tape 30 attached to a pair of tie bars 25 facing each other. At this time, the adhesive tape 30 is attached in two rows to an inner region of the bonding pad 12 on the upper surface of the semiconductor chip 11 on which the integrated circuit is formed to support the semiconductor chip 11 in a balanced manner. Here, the adhesive tape 30 is a polyimide material having an adhesive layer formed on one surface thereof.
반도체 칩(11)은 본딩패드(12)가 리드 단차면(22)에 도전성 금속선(40)으로 와이어 본딩(wire bonding)되어 전기적인 연결을 이루고 있다. 도전성 금속선(40)과 본딩패드(12)는 볼 본딩(ball bonding)되어 있고, 도전성 금속선(40)과 리드 단차면(22)은 웨지 본딩(wedge bonding)되어 있다. 이때, 도전성 금속선(40)은 와이어 루프(wire loop)의 높이가 리드 상면보다 하위에 위치하고 있다.In the semiconductor chip 11, the bonding pad 12 is wire bonded to the lead step surface 22 with the conductive metal wire 40 to form an electrical connection. The conductive metal wire 40 and the bonding pads 12 are ball bonded, and the conductive metal wire 40 and the lead step surface 22 are wedge bonded. At this time, the height of the wire loop (wire loop) is located below the lead upper surface.
반도체 칩(11)과 리드 단차면(22), 그리고 도전성 금속선(40)과 그 도전성금속선(40)의 접합 부분이 수지 봉지재로 형성된 패키지 몸체(50)에 의해 외부환경으로부터 물리적으로나 화학적으로 보호되고 있다. 이때, 리드(21)는 상면과 하면이 접속단자로서의 역할을 수행할 수 있도록 외부로 노출되어 있으며, 용이한 실장을 위하여 리드(21)의 노출된 부분이 솔더 플레이팅(solder plating)되어 솔더층(29)을 형성하고 있다.The semiconductor chip 11, the lead stepped surface 22, and the junction portion of the conductive metal wire 40 and the conductive metal wire 40 are physically and chemically protected from the external environment by the package body 50 formed of a resin encapsulant. It is becoming. At this time, the lead 21 is exposed to the outside so that the upper and lower surfaces can serve as a connection terminal, the exposed portion of the lead 21 is solder plating (solder plating) for easy mounting (29) is formed.
위 실시예에서 나타난 바와 같이 본 발명의 반도체 칩 패키지는 리드의 상면과 리드의 하면의 사이에 반도체 칩이 위치되고, 와이어 루프가 리드 상면보다 낮은 위치에 존재하도록 와이어 본딩이 이루어지기 때문에 리드 두께 수준의 패키지 두께를 가진다. 그리고, 리드가 패키지 몸체로부터 돌출되어 소정 형상으로 절곡되는 형태가 아니라 리드의 상면과 하면이 패키지 몸체의 상면과 하면으로 노출되는 형태이기 때문에 패키지 크기가 작으며 적층에 유리한 구조이다. 더욱이 리드의 상면과 하면에 솔더층을 형성하여 적층과 실장이 보다 용이하게 이루어질 수 있다. 또한, 반도체 칩의 하면이 외부로 노출되기 때문에 열의 방출에 매우 효과적이다.As shown in the above embodiment, in the semiconductor chip package of the present invention, the semiconductor chip is positioned between the upper surface of the lead and the lower surface of the lead, and the wire thickness is formed so that the wire loop is located at a position lower than the upper surface of the lead. Has the thickness of the package. In addition, since the lid is not protruded from the package body and bent into a predetermined shape, the upper and lower surfaces of the lid are exposed to the upper and lower surfaces of the package body, so that the package size is small and is advantageous for lamination. In addition, by forming a solder layer on the upper and lower surfaces of the lead can be more easily laminated and mounted. In addition, since the lower surface of the semiconductor chip is exposed to the outside, it is very effective for the release of heat.
위의 실시예에서는 본딩패드가 양측 가장자리에 형성되어 있는 반도체 칩을 사용하고 있고 리드가 두 방향으로 배열되며 타이바가 리드들에 수직하는 방향으로 형성되어 있는 것을 소개하고 있으나 본 발명의 기술적 중심사상을 벗어나지 않는 범위 내에서 리드와 타이바의 배치형태 및 반도체 칩의 종류에 따라 변형 실시될 수 있다.In the above embodiment, a semiconductor pad having bonding pads formed at both edges is used, and leads are arranged in two directions and tie bars are formed in a direction perpendicular to the leads. Modifications may be made depending on the arrangement of the leads and tie bars and the type of semiconductor chip without departing from the range.
이와 같은 반도체 칩 패키지의 제조 방법의 일 실시예를 소개하기로 한다.An embodiment of such a method of manufacturing a semiconductor chip package will be described.
도 3내지 도 8은 본 발명에 따른 반도체 칩 패키지 제조 방법의 제조 공정에따른 개략 단면도이다.3 to 8 are schematic cross-sectional views according to the manufacturing process of the semiconductor chip package manufacturing method according to the present invention.
도 3을 참조하면, 먼저 반도체 칩(11)과, 접착 테이프(30)가 부착된 리드프레임을 준비한다. 반도체 칩(11)은 서로 대향하는 양쪽 가장자리에 본딩패드(12)가 형성되어 있는 에지패드형이다. 그리고, 리드프레임(20)은 내측 말단이 서로 이격되어 대향하도록 형성된 복수의 리드(21)와 서로 대향하는 쌍으로 이루어진 타이바 (25)및 리드를 가로지르도록 형성된 댐바(27)를 포함하며, 구리나 철 또는 그의 합금으로 이루어진 리드프레임 원판을 식각 또는 스탬핑하여 얻어진다. 이때, 리드(21)와 타이바(25)는 내측 말단부를 하프 에칭(half etching)하여 상면으로부터 소정 높이만큼 하향 단차를 갖는 타이바 단차면(26)과 리드 단차면(22)이 형성되도록 하고, 서로 대향하는 타이바 단차면(26)에 접착 테이프(30)가 부착되어 있도록 한다. 접착 테이프(30)는 폴리이미드 재질로서 반도체 칩(11)이 부착되는 면에 접착층(33)이 형성된 것을 사용하고, 리드프레임(10)은 솔더 플레이팅으로 솔더층(29)이 형성되어 있도록 한다.Referring to FIG. 3, first, a lead frame to which the semiconductor chip 11 and the adhesive tape 30 are attached is prepared. The semiconductor chip 11 is an edge pad type in which bonding pads 12 are formed at both edges facing each other. In addition, the lead frame 20 includes a plurality of leads 21 formed so that inner ends thereof are spaced apart from each other, a tie bar 25 formed of a pair facing each other, and a dam bar 27 formed to cross the leads. It is obtained by etching or stamping a leadframe disc made of copper, iron or an alloy thereof. At this time, the lead 21 and the tie bar 25 is half-etched (half etching) the inner end portion so that the tie bar step surface 26 and the lead step surface 22 having a step difference downward from the upper surface by a predetermined height are formed. The adhesive tape 30 is attached to the tie bar step surface 26 facing each other. The adhesive tape 30 is a polyimide material, and the adhesive layer 33 is formed on the surface to which the semiconductor chip 11 is attached, and the lead frame 10 allows the solder layer 29 to be formed by solder plating. .
예를 들어, 리드프레임(20)의 두께가 200㎛일 경우 하프 에칭에 의해 100㎛의 두께를 에칭하여 리드 선단부와 타이바 선단부가 100㎛두께가 되도록 한다. 그리고, 반도체 칩(11)은 100㎛이하의 두께를 갖는 것을 준비한다.For example, when the thickness of the lead frame 20 is 200 μm, the thickness of 100 μm is etched by half etching so that the lead end portion and the tie bar end portion are 100 μm thick. The semiconductor chip 11 is prepared to have a thickness of 100 μm or less.
도 4를 참조하면, 다음에 접착 테이프(30)가 부착된 리드프레임(20)에 반도체 칩(11)을 실장한다. 두 개의 접착 테이프(30)가 반도체 칩(11)의 본딩패드(12) 내측의 영역을 가로지르도록 하여 반도체 칩(11)의 집적회로가 형성된 상면에 부착되어 힘을 균형 있게 분산하면서 반도체 칩(11)을 고정한다. 반도체 칩(11)의 실장에는 일반적인 LOC형 반도체 칩 패키지의 제조 공정에서 칩 실장에 사용되는 본딩 장치를 이용할 수 있다. 접착 테이프(30)의 접착층(33) 용융온도로 가열되고 있는 스테이지(61) 위에 반도체 칩(11)을 탑재하고 리드프레임(20)이 탑재대(62)에 탑재된 상태에서 스테이지(61)가 상승되어 접착 테이프(30)와 접촉되면 가압수단(63)으로 열압착하여 반도체 칩(11)을 리드프레임(21)에 실장시킨다. 여기서, 접착 테이프(30)는 가압수단(63)과 접촉되는 면이 폴리이미드 재질이기 때문에 열에 견딜 수 있어 그 형태가 계속 유지될 수 있다.Referring to FIG. 4, the semiconductor chip 11 is mounted on the lead frame 20 to which the adhesive tape 30 is attached. The two adhesive tapes 30 cross the region inside the bonding pad 12 of the semiconductor chip 11, and are attached to the upper surface where the integrated circuit of the semiconductor chip 11 is formed to distribute the force in a balanced manner. 11) Secure it. Bonding apparatus used for chip mounting in the manufacturing process of a typical LOC type semiconductor chip package can be used for the mounting of the semiconductor chip 11. The stage 61 is mounted in a state where the semiconductor chip 11 is mounted on the stage 61 heated to the melting temperature of the adhesive layer 33 of the adhesive tape 30 and the lead frame 20 is mounted on the mounting table 62. When lifted up and in contact with the adhesive tape 30, the semiconductor chip 11 is mounted on the lead frame 21 by thermocompression bonding by pressing means 63. Here, the adhesive tape 30 can withstand heat because the surface in contact with the pressing means 63 is made of polyimide, and its shape may be maintained.
도 5를 참조하면, 반도체 칩(11) 실장 완료 후에 반도체 칩(11)과 리드(21)를 전기적으로 연결한다. 반도체 칩(11)의 본딩패드(12)와 리드 단차면(22)에 도전성 금속선(40)을 접합하는 와이어 본딩으로 반도체 칩(11)과 리드(22)를 전기적으로 연결시킨다. 이때, 와이어 루프가 높지 않도록 도전성 금속선(40)을 리드 단차면(22)에 웨지 본딩 한다. 200㎛ 두께의 리드프레임의 경우에 100㎛이내의 와이어 루프 높이를 갖도록 한다.Referring to FIG. 5, after mounting of the semiconductor chip 11 is completed, the semiconductor chip 11 and the lead 21 are electrically connected to each other. The semiconductor chip 11 and the lead 22 are electrically connected to each other by a wire bonding bonding the conductive metal wire 40 to the bonding pad 12 and the lead step surface 22 of the semiconductor chip 11. At this time, the conductive metal wire 40 is wedge-bonded to the lead step surface 22 so that the wire loop is not high. In the case of a 200 μm thick leadframe, the wire loop height should be less than 100 μm.
도 6과 도 7을 참조하면, 다음에 리드(21)의 상면과 하면이 노출되도록 하여 반도체 칩(11)과 도전성 금속선(40) 및 도전성 금속선(40)과의 접합 부분을 봉지하는 패키지 몸체(50)를 형성한다. 이때, 패키지 몸체(50)를 형성하는 공정은 캐버티가 없는 평탄한 성형 금형(65)으로 진행할 수 있다. 도전성 금속선(40)의 와이어 루프가 리드(21)의 상면보다 낮기 때문에 성형 금형(65)은 캐버티를 필요로 하지 않는다. 리드(61)의 하면과 반도체 칩(11)의 하면이 하부 금형(67)에 의해 지지되는 상태에서 상부 금형(66)이 리드(21)의 상면에 밀착되고 리드 사이의 공간이 댐바(27)에 의해 폐쇄되어 밀폐 공간을 형성한 상태에서 에폭시 성형 수지(epoxy molding compound)와 같은 수지 봉지재가 주입되어 경화되어 패키지 몸체(50)가 형성된다. 패키지 몸체(50)의 성형이 완료되면 패키지 몸체(50)로부터 리드(21)의 상면과 하면이 외부로 노출되며 반도체 칩(11)의 하면도 외부로 노출된다.6 and 7, a package body encapsulating the junction between the semiconductor chip 11, the conductive metal wire 40, and the conductive metal wire 40 by exposing the top and bottom surfaces of the lead 21 next. 50). At this time, the process of forming the package body 50 may proceed to the flat molding mold 65 without the cavity. The molding die 65 does not require a cavity because the wire loop of the conductive metal wire 40 is lower than the upper surface of the lid 21. In the state where the lower surface of the lid 61 and the lower surface of the semiconductor chip 11 are supported by the lower mold 67, the upper mold 66 is in close contact with the upper surface of the lid 21, and the space between the leads is the dambar 27. The resin encapsulant, such as an epoxy molding compound, is injected and cured in the state of being closed by the closed space to form the package body 50. When molding of the package body 50 is completed, the upper and lower surfaces of the lid 21 are exposed to the outside from the package body 50, and the lower surface of the semiconductor chip 11 is also exposed to the outside.
도 8을 참조하면, 다음에 패키지 몸체(50)의 외곽선을 따라 절단하여 리드프레임(20)으로부터 단위 반도체 칩 패키지(10)를 분리시킨다. 소잉 장비를 이용하여 패키지 몸체의 외곽을 따라 절단하면 리드(21)의 상면과 하면 및 반도체 칩(도시 안됨)의 하면이 패키지 몸체(50)의 외부로 노출된 단위 반도체 칩 패키지(10)를 얻을 수 있다.Referring to FIG. 8, the unit semiconductor chip package 10 is separated from the lead frame 20 by cutting along the outline of the package body 50. Cutting along the outer periphery of the package body using a sawing device yields a unit semiconductor chip package 10 in which the top and bottom surfaces of the lid 21 and the bottom surface of the semiconductor chip (not shown) are exposed to the outside of the package body 50. Can be.
위의 실시예에서와 같은 본 발명에 따른 반도체 칩 패키지 제조 방법은 기존의 플라스틱 반도체 칩 패키지를 제조하기 위한 공정 설비와 공정 조건의 적용이 용이하여 쉽게 제작이 가능하다. 한편, 리드프레임 제작 단계에서 솔더 플레이팅 단계를 실시하거나 단위 반도체 칩 패키지의 제조 후에 솔더 플레이팅 단계를 진행하여 리드의 상면과 하면에 솔더층을 형성해주면 실장이나 적층이 용이하게 이루어질 수 있다. 도 9는 본 발명의 반도체 칩 패키지를 적용한 적층 패키지를 나타낸 사시도로서, 패키지 몸체(72)의 리드(71)의 상면과 하면이 노출된 부분이 접합되도록 하여 구현된 적층 패키지(70)의 예이다.The method of manufacturing a semiconductor chip package according to the present invention as in the above embodiment is easy to apply the process equipment and process conditions for manufacturing a conventional plastic semiconductor chip package can be easily manufactured. In the meantime, the solder plating step may be performed in the lead frame manufacturing step or the solder plating step may be performed after the manufacturing of the unit semiconductor chip package to form a solder layer on the upper and lower surfaces of the lead. 9 is a perspective view illustrating a laminated package to which the semiconductor chip package of the present invention is applied, and is an example of the laminated package 70 implemented by bonding portions of the upper and lower surfaces of the lid 71 of the package body 72 to be bonded to each other. .
이상과 같은 본 발명에 의한 반도체 칩 패키지와 그 제조 방법에 따르면, 패키지 두께를 리드 두께 수준으로 제작할 수 있고 종래의 내부리드를 외부접속단자로서 사용할 수 있어 외부리드가 필요하지 않기 때문에 패키지 두께가 얇아지고 패키지 크기가 감소되어 고밀도 실장이 가능하다. 또한, 적층 기술을 적용할 때 적층이 용이하고 용량이 증대된 적층 패키지의 구현이 용이하다. 더욱이, 반도체 칩의 하면이 외부로 노출되기 때문에 열의 방출에 효과적이다.According to the semiconductor chip package and the method of manufacturing the same according to the present invention as described above, the package thickness can be produced at the lead thickness level, and the conventional inner lead can be used as the external connection terminal, so that the package thickness is thin because no external lead is required. The package size is reduced and high density mounting is possible. In addition, when the stacking technology is applied, stacking is easy and the stacking package with increased capacity is easy to implement. Moreover, since the lower surface of the semiconductor chip is exposed to the outside, it is effective for the release of heat.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063330A KR20010060872A (en) | 1999-12-28 | 1999-12-28 | Semiconductor chip package and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063330A KR20010060872A (en) | 1999-12-28 | 1999-12-28 | Semiconductor chip package and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010060872A true KR20010060872A (en) | 2001-07-07 |
Family
ID=19630674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063330A KR20010060872A (en) | 1999-12-28 | 1999-12-28 | Semiconductor chip package and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010060872A (en) |
-
1999
- 1999-12-28 KR KR1019990063330A patent/KR20010060872A/en not_active Application Discontinuation
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