KR20010060812A - Static random access memory for decreasing power consumption - Google Patents
Static random access memory for decreasing power consumption Download PDFInfo
- Publication number
- KR20010060812A KR20010060812A KR1019990063254A KR19990063254A KR20010060812A KR 20010060812 A KR20010060812 A KR 20010060812A KR 1019990063254 A KR1019990063254 A KR 1019990063254A KR 19990063254 A KR19990063254 A KR 19990063254A KR 20010060812 A KR20010060812 A KR 20010060812A
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- column
- supply voltage
- power supply
- driving power
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전력 소모를 줄일 수 있는 에스램에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an SRAM capable of reducing power consumption.
일반적으로 반도체 메모리는 다수의 행(Rows)들과 다수의 열(Columns)들을 갖는 어레이(Array) 내에 구성되어 있는 다수의 셀(Cells)들을 포함한다. 에스램(SRAM: Static Random Access Memory)이라 일컫는 반도체 메모리에서 워드-라인(Word-line)은 상기 어레이 내의 각각의 행과 관련되어지며, 비트 라인(BL, /BL)는 상기 어레이 내의 각각의 열과 관련되어진다.In general, a semiconductor memory includes a plurality of cells configured in an array having a plurality of rows and a plurality of columns. In semiconductor memory, called static random access memory (SRAM), a word-line is associated with each row in the array, and bit lines BL and / BL are associated with each column in the array. Related.
상기 에스램 셀은 패스부와 데이터 저장부로 크게 구분할 수 있는데, 상기 패스부는 2개의 패스 트랜지스터(Pass Tr)로 구성되고, 상기 데이터 저장부는 2개의 인버터로 구성된다.The SRAM cell may be broadly divided into a pass unit and a data storage unit. The pass unit may include two pass transistors, and the data storage unit may include two inverters.
각 패스 트랜지스터의 게이트는 행을 구성하는 셀과 연결된 워드-라인에 연결되고, 제1패스 트랜지스터의 소오스는 제2인버터의 출력과 제1인버터의 입력에 연결되어 있고, 제2패스 트랜지스터의 소오스는 제1인버터의 출력과 제2인버터의 입력에 연결되어 있다.The gate of each pass transistor is connected to a word line connected to a cell constituting a row, the source of the first pass transistor is connected to the output of the second inverter and the input of the first inverter, and the source of the second pass transistor is It is connected to the output of the first inverter and the input of the second inverter.
상기 제1패스 트랜지스터의 드레인은 열을 구성하는 셀과 연결된 비트-라인 BL에, 상기 제2패스 트랜지스터의 드레인은 열을 구성하는 셀과 연결된 비트라인 /BL에 연결되어 있다.A drain of the first pass transistor is connected to a bit line BL connected to a cell constituting a column, and a drain of the second pass transistor is connected to a bit line / BL connected to a cell constituting a column.
상기 에스램에서는 인버터 출력에 전하(CHARGE)-하이 또는 로우 데이터-를 저장하고, 또 다른 인버터 출력에 상기 전하의 반대 상태를 저장한다.The SRAM stores charge (CHARGE) -high or low data-at the inverter output and the opposite state of the charge at another inverter output.
읽기(Read) 동작동안 상기 인버터들의 출력에 저장되어 있는 로직 레벨들은 패스 트랜지스터를 통해 연결된 비트-라인을 디벨럽(develop)시켜 센스 증폭기(Sense Amplifier)를 통해 센싱 한다.Logic levels stored at the outputs of the inverters during a read operation are developed by sensing a sense amplifier by developing a bit-line connected through a pass transistor.
쓰기(WRITE) 동작동안 비트-라인 BL에 있는 데이터는 상기 제1패스 트랜지스터를 통하여 전달되고, 상기 제1인버터에 의해 반전되며, 반전된 신호는 상기 제1인버터의 출력에 저장된다. 그리고, 비트-라인 /BL의 데이터는 상기 제2패스 트랜지스터를 통하여 전달되고 상기 제2인버터에 의해 반전되며, 반전된 신호는 상기 제2인버터의 출력에 저장된다.Data in the bit-line BL during the WRITE operation is transferred through the first pass transistor, inverted by the first inverter, and the inverted signal is stored at the output of the first inverter. Data of the bit-line / BL is transferred through the second pass transistor and inverted by the second inverter, and the inverted signal is stored at the output of the second inverter.
상기 어레이의 행과 열이 (M*N) 매트릭스로 구성되어 있는 종래 에스램은 동작에 있어서 하나의 워드-라인 인에이블시 선택되지 않은 열들인 (N-1)개의 셀에서도 비트-라인에서 셀의 로우 레벨 노드로의 셀 전류에 의해 많은 전력을 소모하게 되는 단점이 있었다.Conventional SRAMs in which the rows and columns of the array are made up of (M * N) matrices are cell in bit-line even in (N-1) cells, which are columns that are not selected during one word-line enable in operation. There is a disadvantage in that a large amount of power is consumed by the cell current to the low level node.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 선택되지 않은 열에 연결된 셀의 전력을 제어하여 불필요한 셀 전류를 줄여 전력 소모를 줄이는 에스램을 제공함에 있다.Accordingly, an object of the present invention is to provide an SRAM that reduces power consumption by controlling the power of a cell connected to an unselected column in order to solve the above problem.
상기 목적을 달성하기 위해 본 발명은 전력 소모를 줄이기 위한 에스램에 있어서, 각 셀의 데이터 저장부에 연결되어 있으며, 열이 선택된 셀에 대해서는 제1전원전압을 상기 열이 선택된 셀의 데이터 저장부로 인가하고, 열이 비선택된 셀에 대해서는 상기 제1전원전압보다 작은 제2전원전압을 상기 열이 비선택된 셀의 데이터 저장부로 인가하는 셀 구동전원 발생부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an SRAM for reducing power consumption, and is connected to a data storage unit of each cell, and for a cell having a column selected, the first power supply voltage is a data storage unit of a cell selected with the column. And a cell driving power generator for applying a second power supply voltage smaller than the first power supply voltage to the data storage unit of the cell in which the column is not selected.
도 1은 본 발명에 따른 SRAM 셀의 회로 구성도1 is a circuit diagram of an SRAM cell according to the present invention.
도 2는 본 발명의 바람직한 일 실시예에 따른 셀 구동전원 발생부의 회로 구성도2 is a circuit diagram illustrating a cell driving power generator according to an exemplary embodiment of the present invention.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. In addition, in the following description, numerous specific details, such as specific process flows, are set forth in order to provide a more thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.
도 1은 본 발명에 따른 SRAM 셀의 회로 구성도로서, 본 발명에 따른 SRAM 셀(100)은 2개의 패스 트랜지스터(PT1, PT2)로 구성되는 패스부(30)와 2개의 인버터(IV1, IV2)로 구성되는 데이터 저장부(20)로 크게 구분된다.1 is a circuit diagram of an SRAM cell according to the present invention, in which the SRAM cell 100 according to the present invention includes a pass section 30 composed of two pass transistors PT1 and PT2 and two inverters IV1 and IV2. It is largely divided into a data storage unit 20 consisting of a).
각 패스 트랜지스터(PT1, PT2)의 게이트는 행(row)을 구성하는 셀과 연결된 워드-라인에 연결되고, 제1패스 트랜지스터(PT1)의 소오스는 제1인버터(IV1)의 입력과 제2인버터(IV2)의 출력에 연결되어 있고, 제2패스 트랜지스터(PT2)의 소오스는 상기 제2인버터(IV2)의 입력과 제1인버터(IV1)의 출력에 연결되어 있다. 상기 제1패스 트랜지스터(PT1)의 드레인은 열(column)을 구성하는 셀과 연결된 비트-라인 BL에, 상기 제2패스 트랜지스터(PT2)의 드레인은 열을 구성하는 셀과 연결된 비트라인 /BL에 연결되어 있다. 상기 두 개의 인버터들(IN1, IN2)은 래치(latch) 구조를 이룬다. 그리고, 셀 구동전원 발생부(10)는 상기 제1인버터(IN1) 및 제2인버터(IN2)의 A 노드에 연결되고, 상기 제1인버터(IN1)와 제2인버터(IN2)는 접지전압 VSS에 연결된다. 상기 셀 구동전원 발생부(10)는 제1전원전압인 VDD와 제2전원전압인 (VDD-△)을 선택적으로 발생시키는데, 이는 열 선택신호인 /Y에 의해 제어된다. 즉, 열 선택신호 /Y에 의해 열(column)이 선택되었을 때는 상기 셀 구동전원 발생부(10)는 상기 제1인버터(IN1)와 제2인버터(IN2)에 구동전원으로 제1전원전압인VDD를 인가하고, 선택되지 않은 열에 대해서는 상기 구동전원 발생부(10)는 상기 제1인버터(IN1)와 제2인버터(IN2)에 제2전원전압인 (VDD-△)을 인가한다. 여기서, 상기 제2전원전압인 (VDD-△)은 상기 제1전원전압 보다는 낮은 전원전압이 된다.Gates of each of the pass transistors PT1 and PT2 are connected to a word line connected to a cell constituting a row, and a source of the first pass transistor PT1 is connected to an input of the first inverter IV1 and a second inverter. The source of the second pass transistor PT2 is connected to the input of the second inverter IV2 and the output of the first inverter IV1. A drain of the first pass transistor PT1 is connected to a bit line BL connected to a cell constituting a column, and a drain of the second pass transistor PT2 is connected to a bit line / BL connected to a cell constituting a column. It is connected. The two inverters IN1 and IN2 form a latch structure. The cell driving power generator 10 is connected to node A of the first and second inverters IN1 and IN2, and the first and second inverters IN1 and IN2 are connected to a ground voltage VSS. Is connected to. The cell driving power generator 10 selectively generates a first power supply voltage VDD and a second power supply voltage VDD-Δ, which are controlled by the column selection signal / Y. That is, when a column is selected by the column selection signal / Y, the cell driving power generator 10 is the first power source voltage as the driving power source to the first inverter IN1 and the second inverter IN2. VDD is applied, and the driving power generation unit 10 applies a second power supply voltage (VDD-Δ) to the first inverter IN1 and the second inverter IN2 for the unselected columns. Here, the second power supply voltage VDD-Δ becomes a power supply voltage lower than the first power supply voltage.
상기 셀 구동전원 발생부(10)의 일 실시예를 도 2에 도시하였다. 도 2를 통해 셀 구동전원 발생부(10)의 상세 회로 구성 및 동작의 일 예를 설명한다.An embodiment of the cell driving power generator 10 is illustrated in FIG. 2. An example of a detailed circuit configuration and operation of the cell driving power generator 10 will be described with reference to FIG. 2.
본 발명의 바람직한 일 실시예에 따른 셀 구동전원 발생부(10)는 열 선택신호 /Y와 블록선택신호 BLK를 입력으로 하는 AND 게이트(14)를 구비하며, 제1전원전압 VDD과 접지전압 VSS 사이에 상기 AND 게이트(14)의 출력을 입력으로 하는 PMOS(P1)와 NMOS(N1)가 직렬로 연결되어 있다. 상기 PMOS(P1)와 NMOS(N1)의 연결노드는 상기 셀 구동전원 발생부(10)의 출력인 A 노드에 연결된다. 상기 PMOS(P1)의 소오스는 제1전원전압 VDD에 연결되고, 상기 NMOS(N1)의 소오스는 접지전압 VSS에 연결된다. 상기 제1전원전압 VDD가 소오스에 연결되고, 출력노드 A가 드레인에 연결되고, 상기 접지전압이 게이트에 연결되는 PMOS(P11)가 구성된다. 상기와 같이 구성된 셀 구동전원 발생부(10)의 셀 구동전원 인가동작을 설명하면;The cell driving power generator 10 according to an exemplary embodiment of the present invention includes an AND gate 14 inputting a column selection signal / Y and a block selection signal BLK, and includes a first power supply voltage VDD and a ground voltage VSS. A PMOS P1 and an NMOS N1, which input the output of the AND gate 14, are connected in series. The connection node of the PMOS P1 and the NMOS N1 is connected to an A node which is an output of the cell driving power generator 10. A source of the PMOS P1 is connected to a first power supply voltage VDD, and a source of the NMOS N1 is connected to a ground voltage VSS. A PMOS P11 is configured in which the first power supply voltage VDD is connected to the source, the output node A is connected to the drain, and the ground voltage is connected to the gate. Referring to the cell driving power applying operation of the cell driving power generating unit 10 configured as described above;
먼저, 선택된 블록 내에서 열이 선택되는 경우(BLK=High, /Y=Low) 상기 AND 게이트(14)의 출력은 로우가 되며, 이에 따라 PMOS(P1)는 턴-온, NMOS(N1)는 턴-오므 되어 상기 A 노드로의 셀 구동전원 발생부(10)의 출력은 제1전원전압 VDD가 된다.First, when a column is selected in the selected block (BLK = High, / Y = Low), the output of the AND gate 14 is low, so that the PMOS P1 is turned on and the NMOS N1 is The cell driving power generator 10 is turned to the first power supply voltage VDD.
다음으로, 선택된 블록 내에서 열이 선택되지 않은 경우(BLK=High, /Y=High) 상기 AND 게이트(14)의 출력은 하이가 되며, 이에 따라 PMOS(P1)는 턴-오프,NMOS(N1)는 턴-온, PMOS(P11)는 턴-온 되어 상기 A 노드로의 셀 구동전원 발생부(10)의 출력은 상기 NMOS(N1)와 PMOS(P11)의 사이즈 비에 따라 결정되며, 이것을 제2전원전압이라 하고 (VDD-△)로 나타낸다. 상기 제1전원전압(VDD), 제2전원전압(VDD-△), 접지전압(VSS)의 크기는 하기의 수학식 1과 같다.Next, when no column is selected in the selected block (BLK = High, / Y = High), the output of the AND gate 14 becomes high, so that the PMOS P1 is turned off, and the NMOS N1. ) Is turned on and the PMOS P11 is turned on so that the output of the cell driving power generator 10 to the node A is determined according to the size ratio of the NMOS N1 and the PMOS P11. The second power supply voltage is referred to as (VDD-Δ). The magnitudes of the first power supply voltage VDD, the second power supply voltage VDD-Δ, and the ground voltage VSS are shown in Equation 1 below.
이렇게 열의 선택여부에 따라 선택적으로 발생되는 제1전원전압(VDD) 및 제2전원전압(VDD-△)은 셀(100)의 구동전원으로 사용되어 진다.The first power source voltage VDD and the second power source voltage VDD-Δ, which are selectively generated depending on whether the column is selected, are used as the driving power source of the cell 100.
선택된 블록 내에서 열이 선택되지 않을 경우에는 상기에서 살펴본 바와 같이 상기 제2전원전압이 상기 데이터 저장부(20)의 각 인버터들(IN1, IN2)에게 인가되는데, 이때 상기 제2전원전압에 의해 상기 셀(100)의 인버터 IN1, IN2의 풀-다운(Pull-Down) NMOS 트랜지스터의 Vgs(게이트-소오스 전압)가 감소되며 특성이 저하된다. 이 경우 워드-라인의 인에이블(Enable)은 셀 로우 노드(Cell Low Node, 인버터IV1의 출력 또는 IV2의 출력)의 일정한 전압 레벨 상승을 야기하며, 이는 상기 패스 트랜지스터의 Vgs를 감소시켜 비트-라인에서 셀 로우 노드로의 전류를 줄일 수 있게 된다. 따라서, 열이 선택되지 않은 셀에 대해서는 셀의 전력(power)을 제어하여 셀의 전류를 줄임으로써 전력 소모를 줄일 수 있게 된다. 상기 셀 구동전원 발생부(10)는 어레이 내에 구성되는 셀 각각에 연결되어 선택된 블록 내에서 열의 선택여부에 따라 상술한 바와 같이 차등적인 셀 구동전원을 인가할 수 있도록 한다.When a column is not selected within the selected block, as described above, the second power supply voltage is applied to each of the inverters IN1 and IN2 of the data storage unit 20. V gs (gate-source voltage) of the pull-down NMOS transistors of the inverters IN1 and IN2 of the cell 100 are reduced and characteristics thereof are reduced. In this case, enabling of the word-line causes a constant voltage level rise of the cell low node (output of inverter IV1 or output of IV2), which reduces the V gs of the pass transistor to reduce the bit- This reduces the current from the line to the cell low node. Therefore, the power consumption of the cell can be reduced by controlling the power of the cell and reducing the current of the cell for the cell in which the column is not selected. The cell driving power generation unit 10 is connected to each of the cells configured in the array so as to apply differential cell driving power as described above according to the selection of columns in the selected block.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.On the other hand, the detailed description of the present invention has been described with reference to specific embodiments, of course, various modifications are possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.
상술한 바와 같이 본 발명은 SRAM 메모리 셀에서 열의 선택여부에 따라서 차등적인 셀 구동전원을 인가함으로써 선택되지 않은 열에 연결된 셀의 전력을 제어하여 불필요한 셀 전류를 줄여 전력 소모를 줄이는 이점이 있다.As described above, the present invention has the advantage of reducing power consumption by reducing the unnecessary cell current by controlling the power of cells connected to the unselected columns by applying differential cell driving power according to the selection of columns in the SRAM memory cells.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063254A KR100558569B1 (en) | 1999-12-28 | 1999-12-28 | Static random access memory for decreasing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063254A KR100558569B1 (en) | 1999-12-28 | 1999-12-28 | Static random access memory for decreasing power consumption |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010060812A true KR20010060812A (en) | 2001-07-07 |
| KR100558569B1 KR100558569B1 (en) | 2006-03-13 |
Family
ID=19630613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063254A KR100558569B1 (en) | 1999-12-28 | 1999-12-28 | Static random access memory for decreasing power consumption |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100558569B1 (en) |
-
1999
- 1999-12-28 KR KR1019990063254A patent/KR100558569B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100558569B1 (en) | 2006-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7502273B2 (en) | Two-port SRAM with a high speed sensing scheme | |
| US5600588A (en) | Data retention circuit and semiconductor memory device using the same | |
| US6891745B2 (en) | Design concept for SRAM read margin | |
| EP2988305B1 (en) | Integrated circuit for storing data | |
| US5969995A (en) | Static semiconductor memory device having active mode and sleep mode | |
| KR100824798B1 (en) | Memory core capable of writing a full data pattern to edge sub arrays, semiconductor memory device having the same, and method for testing edge sub arrays | |
| KR100621554B1 (en) | Semiconductor memory device | |
| US7466581B2 (en) | SRAM design with separated VSS | |
| KR970023375A (en) | Data holding circuit | |
| KR20020039950A (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefore | |
| US5818790A (en) | Method for driving word lines in semiconductor memory device | |
| US5453950A (en) | Five transistor memory cell with shared power line | |
| US5424986A (en) | Semiconductor memory with power-on reset control of disabled rows | |
| KR100268430B1 (en) | Semiconductor memory device | |
| US7489581B2 (en) | Semiconductor memory | |
| KR100294450B1 (en) | Internal voltage generation circuit of array of semiconductor memory device | |
| US6917538B2 (en) | Static semiconductor memory device and method of controlling the same | |
| US6316812B1 (en) | Static semiconductor memory device with expanded operating voltage range | |
| KR100318464B1 (en) | Stactic random access memory device having re-write circuit | |
| KR100597639B1 (en) | Semiconductor memory apparatus for low power dissipation | |
| KR100558569B1 (en) | Static random access memory for decreasing power consumption | |
| US6473347B2 (en) | Semiconductor device having memory with effective precharging scheme | |
| KR100474550B1 (en) | DRAM device using the charge cycle method | |
| GB2312061A (en) | Semiconductor memory device and method of operation | |
| CN112786090A (en) | Storage writing device and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |