KR20010058789A - Semiconductor package and manufacturing method the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 이것의 제조방법에 관한 것으로서, 더욱 상세하게는 웨이퍼에 리드프레임을 직접 부착하여 제조되어진 반도체 패키지와 이것의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package manufactured by directly attaching a lead frame to a wafer and a method for manufacturing the same.
통상적으로 전자기기의 집약적 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화의 추세에 병행하여, 상기 반도체 칩탑재판의 저면이 외부로 노출된 구조로 제조된 반도체 패키지, 솔더볼과 같은 인출단자를 포한하는 볼 그리드 어레이 반도체 패키지 그리고, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용한 반도체 패키지등 다양한 종류의 패기키가 경박단소화로 개발되어 왔고, 개발중에 있다.In general, due to the intensive development and miniaturization of electronic devices, in parallel with the trend of high integration, miniaturization, and high functionality, the semiconductor package including a semiconductor package made of a structure in which the bottom surface of the semiconductor chip mounting board is exposed to the outside, including lead terminals such as solder balls Various types of package keys, such as ball grid array semiconductor packages and semiconductor packages using members of lead frames, printed circuit boards, films, and the like, have been developed and are being developed in a light and small size.
한편, 상기와 같은 반도체 패키지를 제조하기 위한 반도체 칩은 집적회로를 만들기 위해 반도체 물질의 단결점을 성장시킨 기둥모양의 잉곳(Ingot)을 얇게 잘라서 만든 원판 모양의 웨이퍼로부터 낱개로 소잉(Sawing)되어 제공되어진다.Meanwhile, the semiconductor chip for manufacturing the semiconductor package as described above is individually sawed from a disk-shaped wafer made by thinly cutting a column-shaped ingot in which the defects of semiconductor materials are grown to make an integrated circuit. Is provided.
이에, 상기 웨이퍼로부터 반도체칩을 낱개로 소잉하지 않고, 직접 웨이퍼를이용한 반도체 패키지가 제조되어 왔고, 개발중에 있다.Thus, a semiconductor package using a wafer has been manufactured and is under development without directly sawing the semiconductor chips individually from the wafer.
따라서, 본 발명은 상기와 같이 웨이퍼를 소잉하지 않고 직접 이용한 반도체패키지 및 이것의 제조방법을 제공하고자 한 것으로서, 가로세로 방향으로 다수의 패키지 영역을 갖도록 제작된 리드프레임을 웨이퍼상에 접착수단으로 부착하여, 웨이퍼의 칩과 리드프레임의 리드간에 와이어본딩을 하고 수지로 몰딩하여 제조한 다음, 낱개의 반도체 패키지가 되도록 소잉함으로써, 칩과 리드프레임의 리드가 외부로 노출된 구조로 반도체 패키지로 제조되어 칩으로부터 발생된 열을 외부로 방출시킬 수 있는 효과를 극대화시킬 수 있고, 웨이퍼를 직접 부착하여 반도체 패키지를 제조함에 따라 보다 경박단소화를 실현할 수 있도록 한 반도체 패키지 및 이것의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to provide a semiconductor package and a method of manufacturing the same directly used without sawing the wafer as described above, the lead frame fabricated to have a plurality of package regions in the horizontal and vertical direction attached to the wafer by the adhesive means By wire bonding between the chip of the wafer and the lead of the lead frame, and molded by resin, and then sawed into a single semiconductor package, the chip and the lead frame lead is manufactured as a semiconductor package with a structure exposed to the outside The present invention provides a semiconductor package and a method of manufacturing the same, which can maximize the effect of dissipating heat generated from a chip to the outside and realize thinner and lighter weight by directly attaching a wafer to manufacture a semiconductor package. There is a purpose.
도 1은 본 발명에 따른 반도체 패키지에 적용되는 리드프레임을 나타내는 평면도,1 is a plan view showing a lead frame applied to a semiconductor package according to the present invention;
도 2a에서 도 2f 까지는 본 발명에 따른 반도체 패키지의 제조 방법의 일실시예를 순서대로 나타낸 사시도,2A to 2F are perspective views sequentially showing one embodiment of a method of manufacturing a semiconductor package according to the present invention;
도 3a에서 도 3f 까지는 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 순서대로 나타낸 사시도,3A to 3F are perspective views sequentially showing another embodiment of the method of manufacturing a semiconductor package according to the present invention;
도 4a는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도,Figure 4a is a cross-sectional view showing an embodiment of a semiconductor package according to the present invention,
도 4b는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도.4B is a cross-sectional view showing another embodiment of a semiconductor package according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 패키지 12 : 리드프레임10 semiconductor package 12 leadframe
14 : 웨이퍼 16 : 칩14 wafer 16 chip
18 : 가로열 리드 20 : 세로열 리드18: row lead 20: column lead
22 : 연결단 24 : 와이어22: connection terminal 24: wire
26 : 펀칭라인 28 : 접착수단26: punching line 28: bonding means
30 : 접지면 32 : 인출단자30: ground plane 32: withdrawal terminal
34 : 수지 36 : 프레임34: resin 36: frame
38 : 펀칭영역38 punching area
이하 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 반도체 패키지는 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 중앙부에 서로 수직 교차되며 펀칭영역(38)으로 형성되는 2열의 세로열 리드(20)를 포함하는 다수의 반도체 패키지 영역과, 가장 외곽쪽에 위치된 상기 반도체 패키지 영역과 일체로 성형되는 고리형의 프레임(36)으로 이루어진 리드프레임(12)과; 상기 리드프레임(12)의 일면 전체에 부착되는 접착수단(28)과; 상기 리드프레임(12)이 일면에 부착된 접착수단(28)의 반대쪽면에 부착되어지는 웨이퍼(14)와; 상기 리드프레임(12)의 반도체 패키지 영역에서 2열의 세로열 리드(20)가 펀칭되어 노출된 웨이퍼(14)의 칩(16)과 다수의 가로열리드(18) 상면간을 연결하는 와이어(24)와; 상기 웨이퍼(14)의 노출된 칩(16)과 가로열 리드(18)의 상면 일부와 이들을 연결하는 상기 와이어(24)를 보호하기 위하여 몰딩시킨 수지(34)로 구성된 것을 특징으로 한다.In the semiconductor package of the present invention, a plurality of row leads 18 having a ground plane 30 and two rows of row leads formed perpendicular to each other at a central portion of the row leads 18 and formed of a punching area 38 are provided. A lead frame (12) comprising a plurality of semiconductor package regions including (20) and an annular frame (36) integrally formed with the semiconductor package region located at the outermost side; Adhesive means 28 attached to an entire surface of the lead frame 12; A wafer 14 to which the lead frame 12 is attached to the opposite side of the bonding means 28 attached to one surface thereof; In the semiconductor package region of the lead frame 12, two rows of vertical leads 20 are punched and wires 24 connecting the chips 16 of the wafer 14 exposed to the upper surfaces of the plurality of row leads 18. )Wow; And a resin 34 molded to protect the exposed chip 16 of the wafer 14 and a portion of the upper surface of the row lead 18 and the wire 24 connecting them.
특히, 상기 리드프레임(12)의 반도체 패키지 영역간에는 낱개의 반도체 패키지(10)로 분리되도록 한 펀칭라인(26)이 형성된다.In particular, a punching line 26 is formed between the semiconductor package regions of the lead frame 12 so as to be separated into individual semiconductor packages 10.
또한, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 반도체 패키지 영역의 상하끝에 위치한 가로열리드(18)간에 일체 성형된 연결단(22)에 의하여 이루어지고, 좌우방향 연결은 반도체 패키지 영역간에 가로열리드(18)가 일체로 연장되어 이루어진다.In addition, the vertical direction connection between the semiconductor package regions of the lead frame 12 is made by connecting ends 22 integrally formed between the horizontal rows 18 positioned at the upper and lower ends of the semiconductor package region, and the horizontal connection is the semiconductor package. The horizontal row lead 18 is integrally extended between the regions.
또한, 상기 리드프레임(12)의 가장 외곽쪽 반도체 패키지 영역과 프레임(36)간의 상하방향 연결은 가장 바깥쪽에 위치한 반도체패키지 영역의 가로열리드(18)와 프레임(36)간에 일체 성형된 연결단(22)에 의하여 이루어지고, 좌우방향 연결은 가로열리드(18)가 프레임(36)까지 일체가 되게 연장되어 이루어진다.In addition, the vertical connection between the outermost semiconductor package region of the lead frame 12 and the frame 36 may be integrally formed between the row lead 18 and the frame 36 of the outermost semiconductor package region. It is made by (22), the left and right connection is made so that the horizontal row lead 18 is integrally extended to the frame 36.
한편, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 상기 세로열리드(20)를 서로 일체가 되게 연장시켜 이루어진다.On the other hand, the vertical connection between the semiconductor package region of the lead frame 12 is made by extending the vertical lead 20 to be integral with each other.
상기 리드프레임(12)의 다수의 가로열 리드(18)에 성형된 접지면(30)은 서로 엇갈리게 형성되고 리드의 폭보다 큰 면적을 갖도록 성형된다.The ground planes 30 formed on the plurality of row leads 18 of the lead frame 12 are alternately formed and shaped to have an area larger than the width of the leads.
상기 리드프레임(12)의 가로열 리드(18)는 접지면(30)의 돌출된 형상이 되돌고 하프에칭 처리된다The row lead 18 of the lead frame 12 returns to the protruding shape of the ground plane 30 and is half-etched.
상기 하프에칭으로 돌출 형성된 접지면(30)을 갖는 리드프레임(12)을 사용하여 반도체 패키지(10)를 제조하는 경우에는 접지면(30)의 상면만이 외부로 노출되도록 수지(34)로 몰딩된다.When manufacturing the semiconductor package 10 using the lead frame 12 having the ground surface 30 protruding by the half etching, molding the resin 34 so that only the upper surface of the ground surface 30 is exposed to the outside. do.
상기 수지(34)로 몰딩되어 외부로 노출된 접지면(30)에는 인출단자(32)를 부착시키게 된다.The lead terminal 32 is attached to the ground plane 30 which is molded with the resin 34 and exposed to the outside.
본 발명의 반도체 패키지 제조 방법은 웨이퍼(14)와 같은 면적으로 리드프레임이 될 전도체의 원판을 구비하는 단계와; 프레임(36)과, 접지면(30)을 갖는 다수의 가로열 리드(18)와 이 가로열 리드(18)의 중앙부에 일체로 교차된 2열의 세로열 리드(20)로 구성된 다수의 반도체 패키지 영역으로 구성된 리드프레임(12)이 되도록 상기 전도체 원판을 펀칭하는 단계와; 상기 리드프레임(12)의 일면 전체에 접착수단(28)을 부착하는 단계와; 펀칭영역(38)으로 성형된 상기 2열의 세로열 리드(20) 부위를 펀칭하는 단계와; 상기 리드프레임(12)이 부착된 접착수단(28)의 반대면에 웨이퍼(14)를 부착하는 단계와; 상기 리드프레임(12)의 펀칭 처리된 펀칭영역(38)으로 노출된 웨이퍼(14)상의 칩(16)의 본딩패드와 가로열 리드(18)의 상면간에 와이어(24)를 연결하는 단계와; 상기 펀칭 처리된 펀칭영역(38)으로 노출된 반도체 칩(16)과 와이어(24)와 가로열 리드(18)의 와이어 본딩된 영역을 수지(34)로 몰딩하는 단계와; 몰딩된 수지의 경화후에 상기 리드프레임의 반도체 패키지 영역간에 형성된 펀칭라인을 따라 소잉하여 낱개의 반도체 패키지가 되도록하는 단계로 이루어진 것을 특징으로 한다.The semiconductor package manufacturing method of the present invention comprises the steps of: providing a disc of a conductor to be a lead frame in the same area as the wafer 14; A plurality of semiconductor packages comprising a frame 36, a plurality of row leads 18 having a ground plane 30, and two rows of row leads 20 integrally intersecting at a central portion of the row leads 18. Punching said conductor disc into a leadframe (12) comprised of an area; Attaching an adhesive means 28 to an entire surface of the lead frame 12; Punching the two rows of longitudinal lead 20 portions formed into a punching region 38; Attaching the wafer (14) to the opposite side of the bonding means (28) to which the leadframe (12) is attached; Connecting a wire (24) between the bonding pad of the chip (16) on the wafer (14) exposed to the punched punching area (38) of the lead frame (12) and the top surface of the row lead (18); Molding a wire-bonded region of the semiconductor chip 16 and the wire 24 and the row lead 18 exposed to the punched punched region 38 with a resin 34; After hardening the molded resin, it is characterized in that the step of forming a single semiconductor package by sawing along the punching line formed between the semiconductor package region of the lead frame.
상기 리드프레임(12)의 펀칭 제작전에 가로열 리드(18)의 접지면(30)이 돌출된 형상이 되도록 하프에칭 단계가 진행된다.Prior to the punching fabrication of the lead frame 12, a half etching step is performed such that the ground plane 30 of the row lead 18 is protruded.
특히, 상기 리드프레임(12)의 다수의 가로열 리드(18)에 하프에칭으로 돌출성형된 접지면(30)에 인출단자(32)를 부착하는 단계가 추가로 진행되어진다.In particular, a step of attaching the lead terminal 32 to the ground plane 30 protruding by half etching to the plurality of row leads 18 of the lead frame 12 is further performed.
여기서 상기와 같은 특징을 갖는 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.Herein, the present invention having the features as described above will be described in more detail with reference to the accompanying drawings.
첨부한 도 1은 본 발명에 따른 반도체 패키지에 적용되는 리드프레임을 나타내는 평면도로서, 도면부호 12는 본 발명의 반도체 패키지를 제조하기 위해서는 우선적으로 제작되어야 할 리드프레임을 나타낸다.1 is a plan view illustrating a lead frame applied to a semiconductor package according to the present invention, and reference numeral 12 denotes a lead frame to be manufactured first in order to manufacture the semiconductor package of the present invention.
우선, 상기 리드프레임(12)을 제작하기 위하여 웨이퍼(14)와 동일한 면적의 전도성 금속원판을 구비하여 다음과 같은 구조가 되도록 펀칭을 하게 된다.First, in order to manufacture the lead frame 12, the conductive metal disc having the same area as the wafer 14 is provided and punched to have the following structure.
상기 리드프레임(12)의 안쪽은 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 중앙부에 서로 수직 교차되며 일체로 성형되는 2열의 세로열 리드(20)로 구성된 다수의 반도체 패키지 영역이 가로세로 등간격으로 성형되어진다.The inner side of the lead frame 12 has a plurality of row leads 18 having a ground plane 30 and two rows of row leads vertically intersecting with each other at a central portion of the row leads 18 and integrally formed ( A plurality of semiconductor package regions consisting of 20) are molded at equal intervals in length and width.
또한, 상기 리드프레임(12)의 바깥쪽에는 가장 외곽의 반도체 패키지 영역과 일체로 연결되어져 상기 각 리드(18,20)를 지지하는 환형 고리 형상의 프레임(36)으로 성형되어진다.In addition, the outer side of the lead frame 12 is integrally connected to the outermost semiconductor package region and is formed into an annular annular frame 36 supporting the leads 18 and 20.
특히, 상기 리드프레임(12)의 각각의 반도체 패키지 영역에서 상기 세로열리드(20)는 펀칭영역(38)으로 형성되고, 각각의 반도체패키지 영역간은 반도체패키지의 제조를 최종적으로 마친후에 낱개의 반도체 패키지(10)로 분리시킬 수 있도록 한 펀칭라인(26)으로 형성된다.In particular, in each semiconductor package region of the lead frame 12, the vertical lead 20 is formed as a punching region 38, and each semiconductor package region is formed after each semiconductor package region is finally finished. It is formed of a punching line 26 to be separated into the package 10.
이때, 상기 리드프레임(12)의 반도체 패키지 영역간은 서로 일체로 성형된 것으로서, 그 일체로 연결된 상태를 살펴보면, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 각각의 반도체 패키지 영역의 상하끝에 위치한 가로열리드(18)의 양끝과 세로열리드(20) 사이에 연결단(22)이 일체로 성형되어 이루어지고, 좌우방향 연결은 반도체 패키지 영역간에 가로열리드(18)가 서로 일체로 연장되어 이루어진다.In this case, the semiconductor package regions of the lead frame 12 are integrally formed with each other. Looking at the integrally connected state, the vertical connection between the semiconductor package regions of the lead frame 12 may be performed at the top and bottom of each semiconductor package region. The connecting end 22 is integrally formed between both ends of the row lead 18 positioned at the end and the column lead 20, and the left and right connections are made with the row lead 18 integrally formed between the semiconductor package regions. Is extended.
또한, 상기 리드프레임(12)의 가장 외곽쪽 반도체 패키지 영역과 상기 프레임(36)간의 상하방향 연결은 가장 바깥쪽에 위치한 반도체패키지 영역의 가로열리드(18)의 양끝과 세로열리드(20) 사이에 연결단(22)의 일측단이 일체 성형되고 타단은 상기 프레임(36)에 일체로 성형되어 이루어지고, 또한 좌우방향 연결은 가로열리드(18)가 프레임(36)까지 일체가 되게 연장되어 이루어진다.In addition, the vertical connection between the outermost semiconductor package region of the lead frame 12 and the frame 36 is connected between both ends of the horizontal lead 18 of the semiconductor package region located at the outermost side and the vertical lead 20. One end of the connecting end 22 is integrally molded and the other end is integrally molded to the frame 36, and the left and right connection is extended so that the horizontal row lead 18 is integrated to the frame 36. Is done.
한편, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결의 다른 방법은 각 반도체 패키지 영역간의 세로열리드(20)를 서로 일체가 되게 그대로 연장시켜 이루어지게 할 수 있다.Meanwhile, another method of vertically connecting the semiconductor package regions of the lead frame 12 may be performed by extending the vertical lead 20 between the semiconductor package regions to be integral with each other.
상기 리드프레임(12)의 각각 가로열리드(18)에 형성된 접지면(30)은 간섭을 없애기 위하여 서로 엇갈리게 성형하는 것이 바람직하고, 하프에칭(Half-etching)처리를 하여 접지면(30)만이 돌출되는 형상이 되도록 할 수 있다.The ground planes 30 formed on the horizontal row leads 18 of each of the lead frames 12 are preferably formed to be staggered with each other in order to eliminate interference, and only the ground plane 30 is subjected to half-etching. It can be made to protrude a shape.
여기서 상기와 같은 구조로 제작된 리드프레임(12)를 이용하여 반도체 패키지를 제조하는 방법의 일실시예를 첨부한 도 2a에서 도 2f를 참조로 설명하면 다음과 같다.Herein, referring to FIG. 2A to FIG. 2F with reference to one embodiment of a method of manufacturing a semiconductor package using the lead frame 12 manufactured as described above, the following description will be made.
우선, 상기와 같이 제작 구비된 리드프레임(12)의 일면 전체에 도 2a에 도시한 바와 같이, 양면테이프와 같은 접착수단(28)을 부착시키는 단계를 진행시키게 된다.First, as shown in FIG. 2A, the step of attaching the adhesive means 28 such as the double-sided tape is performed on the entire surface of the lead frame 12 prepared as described above.
다음으로, 상기 접착수단(28)이 부착된 리드프레임(12)의 세로열리드(20)가 포함된 펀칭영역(38)에 대하여 펀칭을 하여, 첨부한 도 2b에 도시한 바와 같이, 펀칭영역(38)내의 세로열리드(20)가 분리되도록 한 단계를 진행시킨다.Next, the punching area 38 including the vertical lead 20 of the lead frame 12 to which the bonding means 28 is attached is punched, and as shown in FIG. 2B, the punching area is attached. One step is carried out so that the column lead 20 in 38 is separated.
이어서, 상기 리드프레임(12)이 부착된 접착수단(28)의 반대쪽 면에는 웨이퍼(14)를 부착시키는 단계를 첨부한 도2c에 도시한 바와 같이 진행시키게 되는데, 상기 웨이퍼(14)상의 형성된 각각의 반도체 칩(16)은 리드프레임(12)의 각각의 반도체 패키지 영역과 일치되도록 한다.Subsequently, a step of attaching the wafer 14 to the opposite side of the bonding means 28 to which the lead frame 12 is attached is performed as shown in FIG. 2C, which is formed on the wafer 14. The semiconductor chip 16 is made to coincide with each semiconductor package region of the leadframe 12.
이때, 상기 접착수단(28)을 중심으로 일면에는 리드프레임(12)이 부착되어 있고, 반대쪽면에는 웨이퍼(14)가 부착되어 있는 상태로서, 상기 리드프레임(12)의 펀칭되어 분리된 펀칭영역(38)으로 본딩패드를 포함하는 반도체 칩(16)의 중앙부 일부면이 노출되어진 상태가 된다.At this time, the lead frame 12 is attached to one surface of the adhesive means 28 and the wafer 14 is attached to the opposite surface thereof, and the punched and separated punching regions of the lead frame 12 are separated. At 38, a portion of the central portion of the semiconductor chip 16 including the bonding pads is exposed.
상기와 같은 상태에서, 첨부한 도 2d에 도시한 바와 같이 상기 반도체 칩(16)의 본딩패드와 리드프레임(12)의 가로열리드(18)의 상면간에 와이어(24)를 본딩시키는 단계가 진행되어진다.In the above state, bonding the wire 24 between the bonding pad of the semiconductor chip 16 and the top surface of the row lead 18 of the lead frame 12 is performed as shown in FIG. 2D. It is done.
다음으로, 상기 펀칭된 펀칭영역(38)으로 노출된 반도체 칩(16)과, 가로열리드(18)의 상면 일부와, 상기 반도체 칩(16)과 가로열리드(18)의 상면을 연결하는 와이어(24)를 외부로부터 보호하기 위하여 수지(34)로 몰딩하는 단계가 첨부한 도 2e에 도시한 바와 같이 진행되어진다.Next, the semiconductor chip 16 exposed to the punched punching region 38, a portion of the upper surface of the row lead 18, and the upper surface of the semiconductor chip 16 and the row lead 18 are connected to each other. In order to protect the wire 24 from the outside, molding with the resin 34 proceeds as shown in FIG. 2E.
상기 몰딩수지(34)의 경화후에, 상기 리드프레임(12)의 각각 반도체 패키지 영역간에 형성된 펀칭라인(26)을 따라 펀칭을 함으로써, 첨부한 도 2f에 도시한 바와 같은 개개의 반도체 패키지(10)가 완성되어진다.After curing of the molding resin 34, punching is performed along the punching line 26 formed between the semiconductor package regions of the lead frame 12, so that the individual semiconductor packages 10 as shown in FIG. 2F are attached. Is completed.
상기와 같이 완성된 반도체 패키지(10)의 구조를 도 4a를 참조로 보다 상세하게 설명하면, 반도체 칩(16)의 저면과 사방 측면이 외부로 노출되고, 가로열리드(18)도 와이어 본딩되어 몰딩된 일부 영역을 제외하고 상면이 외부로 노출된 상태가 되어, 칩(16)에서 발생된 열의 방출을 극대화시킬 수 있게 된다.When the structure of the semiconductor package 10 completed as described above is described in more detail with reference to FIG. 4A, the bottom and four sides of the semiconductor chip 16 are exposed to the outside, and the horizontal lead 18 is also wire bonded. Except for a part of the molded region, the upper surface is exposed to the outside, thereby maximizing the release of heat generated in the chip 16.
여기서, 첨부한 도 3a에서 3f를 참조로 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 설명하면 다음과 같다.Here, another embodiment of the method of manufacturing a semiconductor package according to the present invention will be described with reference to FIG. 3A to FIG. 3F.
다른 실시예로서의 반도체 패키지 제조용 리드프레임(12)은 상술한 일실시예로서의 반도체 패키지 제조용 리드프레임의 구조와 동일하고, 단지 접지면(30)이 일방향으로 돌출되게 하프에칭처리된 구조이다.The lead frame 12 for manufacturing a semiconductor package according to another embodiment is the same as that of the lead frame for manufacturing a semiconductor package according to the above-described embodiment, and has only a half-etched structure such that the ground plane 30 protrudes in one direction.
또한, 다른 실시예로서의 반도체 패키지 제조방법은 일실시예의 제조방법과 동일하나, 그 제조공정중 몰딩공정과 인출단자 부착공정이 다르다.In addition, the manufacturing method of a semiconductor package as another embodiment is the same as the manufacturing method of one embodiment, but the molding process and the drawing terminal attaching process are different in the manufacturing process.
이에, 상기 리드프레임(12)의 가로열리드(18)에 형성된 접지면(30)이 하프에칭으로 돌출 형성된 경우에는, 첨부한 도 3e에 도시한 바와 같이 수지(34)의 몰딩공정시 돌출된 접지면(30)의 상면만을 제외한 가로열리드(18)의 전체가 수지(34)로 몰딩되어진다.Thus, when the ground plane 30 formed in the horizontal row lead 18 of the lead frame 12 is formed by protruding by half etching, as shown in FIG. The entire horizontal lead 18 except for the upper surface of the ground plane 30 is molded with the resin 34.
따라서, 외부로 노출되어진 상기 접지면(30)의 상면에 솔더볼과 같은 인출단자(32)를 부착시키게 되어 첨부한 도 3f에 도시한 바와 같은 구조의 반도체 패키지(10)가 완성되어진다.Accordingly, the lead terminal 32 such as solder balls is attached to the upper surface of the ground plane 30 exposed to the outside, thereby completing the semiconductor package 10 having the structure shown in FIG. 3F.
마찬가지로, 다른 실시예로서의 반도체 패키지는 첨부한 도 4b에 도시한 바와 같이, 반도체 칩(16)의 저면과 가로열리드(18)의 후단면이 외부로 노출된 상태로서, 칩(16)에서 발생된 열을 외부로 용이하게 방출시킬 수 있게 된다.Similarly, the semiconductor package according to another embodiment is a state in which the bottom surface of the semiconductor chip 16 and the rear end surface of the row lead 18 are exposed to the outside, as shown in FIG. 4B. The heat can be easily released to the outside.
또한, 상기 일실시예와 다른 실시예의 반도체 패키지(10)는 웨이퍼를 직접 이용하여 제조된 패키지이기 때문에 경박단소화로 제조된 반도체 패키지의 표본이 된다.In addition, since the semiconductor package 10 of the embodiment and the other embodiment is a package manufactured by using a wafer directly, the semiconductor package 10 is a sample of a semiconductor package manufactured by light and short reduction.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 및 이것의 제조방법에 의하면, 웨이퍼에 리드프레임을 직접 부착하여, 칩과 리드프레임의 리드가 외부로 노출된 구조로 반도체 패키지가 제조되도록 함으로써, 칩으로부터 발생된 열을 외부로 방출시킬 수 있는 효과를 극대화시킬 수 있고, 웨이퍼를 직접 부착하여 반도체 패키지를 제조함으로써, 보다 경박단소화로 제조된 반도체 패키지를 제공할 수 있는 장점이 있다.As described above, according to the semiconductor package and the manufacturing method thereof according to the present invention, by attaching the lead frame directly to the wafer, the semiconductor package is manufactured in a structure in which the chip and the lead of the lead frame is exposed to the outside, The effect of releasing heat generated from the outside can be maximized, and by directly attaching a wafer to manufacture a semiconductor package, there is an advantage of providing a semiconductor package manufactured with lighter and thinner reduction.
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