KR20010058501A - Lock Detector of Phase Locked Loop - Google Patents
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Abstract
Description
본 발명은 위상 고정 루프(PLL:Phase Locked Loop, 이하 PLL이라 칭함)에 관한 것으로, 특히 고정 감지기(Lock Detector)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (PLL), and more particularly to a lock detector.
일반적으로 PLL은 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로써, 주파수 합성 회로나 데이터 프로세싱 회로의 클록 복원 회로 등에 많이 사용되어진다.In general, a PLL is a frequency feedback circuit that generates an arbitrary frequency in response to a frequency of a signal input from the outside, and is commonly used for a frequency recovery circuit and a clock recovery circuit of a data processing circuit.
도1은 일반적인 PLL의 블록도이다.1 is a block diagram of a general PLL.
상기 도1을 참조하면, PLL은 외부로부터 입력되는 기준 주파수 및 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출부(100)와, 상기 위상 주파수 검출부(100)로부터 출력되는 위상차 및 주파수 차이를 입력받아 충전과 방전 동작을 수행하기 위한 전하 펌프(110)와, 상기 전하 펌프(110)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링부(120)와, 상기 필터링부(120)의 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진부(130)와, 상기 기준주파수와 상기 출력주파수를 입력받아서 위상고정루프가 정상적으로 록킹이 되었는지를 알려주는 고정 감지기(140)를 구비한다.Referring to FIG. 1, the PLL receives a reference frequency and an output frequency input from the outside, and a phase frequency detector 100 for detecting phase and frequency differences, and a phase difference and frequency output from the phase frequency detector 100. The charge pump 110 for performing the charge and discharge operation by receiving the difference, the filtering unit 120 for removing the high frequency components of the signal output from the charge pump 110, and the filtering unit 120 A voltage controlled oscillator 130 for generating the output frequency proportional to the voltage, and a fixed detector 140 that receives the reference frequency and the output frequency to indicate whether the phase locked loop is normally locked.
도2은 종래 기술의 고정 감지기의 회로도이다.2 is a circuit diagram of a fixed detector of the prior art.
상기 도1을 참조하면, 기준 주파수를 딜레이시키는 제1딜레이부(200)와, 상기 출력 주파수를 딜레이시키는 제2딜레이부(210)와, 상기 제1딜레이부(200)의 딜레이된 신호를 데이터로 입력받고 상기 출력 주파수를 클록으로 입력받는 제1디플립플롭(220)과, 상기 제1딜레이부(200)의 딜레이된 신호를 데이터로 입력받고 상기 제2딜레이부(210)의 딜레이된 신호를 클록으로 입력받는 제2디플립플롭(230)과, 상기 제1디플립플롭(220)의 출력(QB)과 상기 제2디플립플롭(230)의 출력(Q)를 입력받는 앤드게이트(240)와, 상기 앤드게이트(240)의 출력을 데이터로 입력받고 상기 기준 주파수를 클록으로 입력받아 록신호(LOCK)를 출력하는 다수개의 직렬연결된 디플립플롭(250)을 구비한다.Referring to FIG. 1, the first delay unit 200 delays the reference frequency, the second delay unit 210 delays the output frequency, and the delayed signal of the first delay unit 200. The first deflip-flop 220 and the delayed signal of the first delay unit 200 as data and the delayed signal of the second delay unit 210. Is a second deflip-flop 230 for receiving a clock, an output gate (B) of the first flip-flop 220 and an output Q of the second deflip-flop 230. 240 and a plurality of serially connected flip-flops 250 for receiving the output of the AND gate 240 as data and the reference frequency as a clock and outputting a lock signal LOCK.
종래의 고정 감지기 회로는 많은 로직 게이트들을 이용하여 복잡한 구조로 구현되어 있어 칩 면적을 많이 차지하며 동작속도면에서도 상당히 늦은 문제점을 가지고 있다. 이로 인해 고속으로 동작하는 칩에서 고정 감지기 회로가 전체 칩의 동작속도를 느리게 하는 문제점이 발생한다.Conventional fixed detector circuits are implemented in a complex structure using many logic gates, which occupy a large chip area, and have a very slow operation speed. This causes a problem that the fixed detector circuit in the chip operating at high speed slows down the operation of the entire chip.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 간단한 구조로 구성되어 있고 스위치 구조를 사용함으로써 보다 빠른 동작을 수행하는 고정 감지기를 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art as described above, the object of the present invention is to provide a fixed detector which is composed of a simple structure and performs a faster operation by using a switch structure.
도1은 일반적인 PLL의 블록도,1 is a block diagram of a general PLL;
도2은 종래 기술의 고정 감지기의 회로도,2 is a circuit diagram of a fixed detector of the prior art;
도3은 본 발명의 고정 감지기의 상세한 회로도,3 is a detailed circuit diagram of the fixed detector of the present invention;
도4a는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 아주 작을 때의 동작 파형을 나타내는 타이밍도,Fig. 4A is a timing diagram showing an operation waveform when the phase difference between the reference frequency Fref and the output frequency Fout is very small.
도4b는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 클 때의 동작 파형을 나타내는 타이밍도,4B is a timing diagram showing an operation waveform when the phase difference between the reference frequency Fref and the output frequency Fout is large.
도4c는 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상차가 특정한 값을 가지는 경우의 정확한 록 감지를 위해 주의해야할 타이밍도.4C is a timing diagram to be noted for accurate lock detection when the phase difference between the reference frequency Fref and the output frequency Fout has a specific value.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
300 : 입력부 310 : 설정부300: input unit 310: setting unit
320 : 리셋부 330 : 래치부320: reset unit 330: latch unit
상기 목적을 달성하기 위하여 본 발명의 고정 감지기는 위상고정루프에 있어서, 외부로부터의 기준 주파수와 출력 주파수를 입력받아 고정 감지 여부를 결정하는 입력부; 상기 입력부의 출력을 입력받아 록(Lock) 상태일 경우 출력노드의 록신호를 하이로 만들기 위한 설정부; 상기 입력부의 출력을 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호를 로우로 만들기 위한 리셋부; 상기 설정부와 상기 리셋부의 상태에 따라 출력노드의 록신호를 기억하기 위한 래치부를 포함하여 이루어진다.In order to achieve the above object, the fixed detector of the present invention includes: an input unit for determining a fixed detection by receiving a reference frequency and an output frequency from the outside in a phase fixed loop; A setting unit configured to make the lock signal of the output node high when the output of the input unit is received in a locked state; A reset unit which receives the output of the input unit and makes the lock signal of the output node low when it is in an unlocked state; And a latch unit for storing a lock signal of an output node according to the state of the setting unit and the reset unit.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3은 본 발명의 고정 감지기의 상세한 회로도이다.3 is a detailed circuit diagram of the fixed detector of the present invention.
상기 도3을 참조하면, 본 발명의 고정 감지기는 외부로부터의 기준 주파수(Fref)와 출력 주파수(Fout)을 입력받아 고정 감지 여부를 결정하는 입력부(300)와, 상기 입력부(300)의 출력을 입력받아 록(Lock) 상태일 경우 록신호(Lock)를 하이로 만들기 위한 설정부(310)와, 상기 입력부(300)의 출력을 입력받아 언록(unlock) 상태일 경우 출력노드의 록신호(Lock)를 로우로 만들기 위한 리셋부(320)와, 상기 설정부(310)와 상기 리셋부(320)의 상태에 따라 출력노드의 록신호(Lock)를 기억하기 위한 래치부(330)을 구비한다.Referring to FIG. 3, the fixed detector of the present invention receives an input frequency (Fref) and an output frequency (Fout) from the outside, and determines an input unit 300 for determining whether to detect a fixed state and an output of the input unit 300. When the input is locked, the setting unit 310 makes the lock signal high, and when the output of the input unit 300 is received, the output signal is locked. ) And a latch unit 330 for storing the lock signal Lock of the output node according to the state of the setting unit 310 and the reset unit 320. .
구체적으로, 상기 입력부(300)는 상기 기준 주파수(Fref)를 입력받아 시간 지연하는 제1딜레이(301)와, 상기 제1딜레이(301)로부터의 시간 지연된 신호를 입력받아 반전시키는 제1인버터(303)와, 상기 제1인버터(303)의 출력과 상기 기준 주파수(Fref)를 입력받아 출력신호 노드A를 출력하는 제1앤드 게이트(305)와, 상기출력 주파수(Fout)를 입력받아 시간 지연하는 제2딜레이(302)와, 상기 제2딜레이(302)로부터의 시간 지연된 신호를 입력받아 반전시키는 제2인버터(304)와, 상기 제2인버터(304)의 출력과 상기 기준 주파수(Fref)를 입력받아 출력신호 노드B를 출력하는 제2앤드 게이트(306)를 구비한다.In detail, the input unit 300 receives a first delay 301 that receives the reference frequency Fref and delays it, and a first inverter that inverts the received time delayed signal from the first delay 301. 303, a first end gate 305 for receiving the output of the first inverter 303 and the reference frequency Fref and outputting an output signal node A, and a time delay for receiving the output frequency Fout. A second delay 302, a second inverter 304 for receiving and inverting a time delayed signal from the second delay 302, an output of the second inverter 304, and the reference frequency Fref. And a second end gate 306 for outputting an output signal NodeB.
상기 설정부(310)는 상기 입력부(300)의 상기 노드A와 상기 노드B를 입력받고 상기 래치부(330)의 노드D와 접지단 사이에 직렬연결된 두개의 앤모스트랜지스터(N2, N3)와, 상기 노드A와 상기 노드B를 입력받고 전원전압과 출력노드(Lock)에 직렬연결된 두개의 앤모스트랜지스터(N6, N7)을 구비한다.The setting unit 310 receives two node A and the node B of the input unit 300 and two NMOS transistors N2 and N3 connected in series between the node D and the ground terminal of the latch unit 330. And two NMOS transistors N6 and N7 connected to the node A and the node B and connected in series to a power supply voltage and an output node Lock.
상기 리셋부(320)는 상기 노드A와 상기 노드B를 입력받는 익스크루시브-오아 게이트(321)와, 상기 익스크루시브-오아 게이트(321)의 출력을 입력받고 소스-드레인 경로가 전원전압과 상기 노드D 사이에 형성된 엔모스트랜지스터(N1)와, 상기 익스크루시브-오아 게이트(321)의 출력을 입력받고 소스-드레인 경로가 출력노드(Lock)와 접지단 사이에 형성된 엔모스트랜지스터(N8)을 구비한다.The reset unit 320 receives the output of the exclusive-or gate 321 and the exclusive-or gate 321 that receive the node A and the node B, and the source-drain path is a power supply voltage. And an NMOS transistor N1 formed between the node D and the node D, and an output of the exclusive-or-gate 321 and a source-drain path formed between an output node Lock and a ground terminal. N8).
상기 래치부(330)는 출력노드(Lock)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 노드D 사이에 형성된 피모스트랜지스터(P1)와, 상기 노드D를 입력받고 소스-드레인 경로가 전원전압과 상기 출력노드(Lock) 사이에 형성된 피모스트랜지스터(P2)와, 상기 출력노드(Lock)를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드D와 접지단 사이에 형성된 엔모스트랜지스터(N4)와, 상기 노드D를 게이트단으로 입력받고 소스-드레인 경로가 상기 출력노드(Lock)와 접지단 사이에 형성된 엔모스트랜지스터(N5)를 구비한다.The latch unit 330 receives an output node Lock as a gate terminal, and a source-drain path having a source-drain path formed between a power supply voltage and the node D, and the node D receives a source-drain path. PMOS transistor P2 formed between a power supply voltage and the output node Lock, and an NMOS transistor having a source-drain path formed between the node D and the ground terminal with the output node Lock as a gate terminal. N4 and an NMOS transistor N5 having a node D input to a gate terminal and a source-drain path formed between the output node Lock and the ground terminal.
상기 고정 감지기의 동작을 살펴보면, 먼저 입력부(300)으로 입력되는 기준 주파수(Fref)는 시간 지연된 만큼 논리 하이 펄스로 뜨는 노드A의 신호를 생성하고 출력 주파수(Fout)도 시간 지연된 만큼 논리 하이 펄스로 뜨는 노드B의 신호를 생성한다. 이렇게 변환된 노드A와 노드B의 신호는 리셋부(320)와 설정부(310)으로 전달된다. 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상 차가 아주 작다면(도4a 참조) 입력부(300)의 두 출력신호는 논리 하이 중첩 시간을 가지게 되어 설정부(310)의 네 개의 엔모스트랜지스터(N2, N3, N6, N7)이 동시에 턴-온이 되고, 리셋부(320)의 익스크루시브-오아 게이트(321)가 로직 문턱 전압을 넘지 못해 논리 로우를 갖는 노드C의 신호를 출력하게 되고, 리셋부의 두 엔모스트랜지스터(N1, N8)이 턴-오프가 되어 출력노드의 록신호(Lock)가 논리 하이가 된다. 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상 차가 크게되면(도4b 참조) 입력부(300)의 두 출력신호는 논리 하이 중첩 구간이 없어지게 되고, 이로 인해 상기 설정부(310)의 네 개의 엔모스트랜지스터(N2, N3, N6, N7)이 동시에 턴-온이 되지 않게 되고, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)가 로직 문턱 전압을 넘음으로 인해 논리 하이를 갖는 노드C의 신호를 출력하게 되고, 리셋부의 두 엔모스트랜지스터(N1, N8)이 턴-온이 되어 출력노드의 록신호(Lock)가 논리 로우가 된다.Referring to the operation of the fixed detector, first, the reference frequency (Fref) input to the input unit 300 generates a signal of the node A, which appears as a logic high pulse by a time delay, and the output frequency (Fout) as a logic high pulse by a time delay as well. Generates a floating NodeB signal. The signals of the node A and the node B converted in this way are transmitted to the reset unit 320 and the setting unit 310. If the phase difference between the reference frequency (Fref) and the output frequency (Fout) is very small (see Fig. 4a), the two output signals of the input unit 300 has a logic high overlap time so that the four yen of the setting unit 310 The MOS transistors N2, N3, N6, and N7 are turned on at the same time, and the exclusive ora gate 321 of the reset unit 320 does not exceed the logic threshold voltage, thereby providing a signal of the node C having a logic low. The two NMOS transistors N1 and N8 of the reset unit are turned off so that the lock signal Lock of the output node becomes logic high. If the phase difference between the reference frequency (Fref) and the output frequency (Fout) is large (see FIG. 4B), the two output signals of the input unit 300 do not have a logic high overlapping interval, and thus the setting unit 310 The four NMOS transistors N2, N3, N6, and N7 are not turned on at the same time, and the exclusive ora gate 321 of the reset unit 320 exceeds the logic threshold voltage. The signal of the node C having a high is outputted, and the two NMOS transistors N1 and N8 of the reset part are turned on so that the lock signal Lock of the output node becomes logic low.
상기 래치부(330)는 만일 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)가 록(Lock) 상태가 되면 설정부(310)에 의해 상기 피모스트랜지스터(P2)와 상기 엔모스트랜지스터(N4)가 턴-온이 되고 상기 피모스트랜지스터(P1)과 상기 엔모스트랜지스터(N5)가 턴-오프되어 록신호를 논리 하이로 출력하고 언록(unlock) 상태가 되면 리셋부(320)에 의해 상기 피모스트랜지스터(P1)과 상기 엔모스트랜지스터(N5)가 턴-온이 되고 상기 피모스트랜지스터(P2)와 상기 엔모스트랜지스터(N4)가 턴-오프가 되어 록신호를 논리 로우로 출력하게 된다. 이러한 동작을 하는 래치부(330)는 일단 한번 초기화가 되면 설정부(310)와 리셋부(320)의 상태에 독립적으로 새로운 값을 유지하는 역할을 하게 된다. 즉 록(Lock)이 된 상태에서는 더이상 설정부(310)의 영향을 받지 않으며, 언록(unlock)이 된 상태에서는 더이상 리셋부(320)의 영향을 받지 않는다.If the reference frequency Fref and the output frequency Fout are locked, the latch unit 330 is set by the PMOS transistor P2 and the NMOS transistor N4 by the setting unit 310. ) Is turned on and the PMOS transistor P1 and the NMOS transistor N5 are turned off to output the lock signal to a logic high, and then to be unlocked by the reset unit 320. The PMOS transistor P1 and the NMOS transistor N5 are turned on, and the PMOS transistor P2 and the NMOS transistor N4 are turned off to output the lock signal to the logic low. . Once initialized, the latch unit 330 may maintain a new value independently of the states of the setting unit 310 and the reset unit 320. That is, in the locked state, the setting unit 310 is no longer affected, and in the unlocked state, the reset unit 320 is no longer affected.
본 발명에서 제시하는 고정 감지기를 사용함에 있어 한가지 고려해야할 사항이 있는데, 입력부(300)의 지연소자(301, 302)의 전달 지연 시간과 리셋부(320)의 익스크루시브-오아 게이트(321)의 동작 속도와의 상관 관계이다.There is one consideration in using the fixed detector proposed in the present invention, the propagation delay time of the delay elements 301 and 302 of the input unit 300 and the exclusive ora gate 321 of the reset unit 320. Is correlated with the operating speed.
도4a는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 아주 작을 때의 동작 파형이다.4A is an operating waveform when the phase difference between the reference frequency Fref and the output frequency Fout is very small.
상기 도4a를 참조하면, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 출력 신호 C가 로직 문턱 전압을 넘지 못하여 상기 록신호가 논리 로우에서 논이 하이로 상승하는 것을 볼 수 있다.Referring to FIG. 4A, it can be seen that the output signal C of the exclusive-or-gate 321 of the reset unit 320 does not exceed the logic threshold voltage, so that the lock signal rises from the logic low to the non-high. have.
도4b는 기준 주파수(Fref)와 출력 주파수(Fout)의 위상차가 클 때의 동작 파형이다.4B is an operation waveform when the phase difference between the reference frequency Fref and the output frequency Fout is large.
상기 도4b를 참조하면, 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 출력 신호 C가 로직 문턱 전압을 넘어서서 상기 록신호가 논리 하이에서 논리로우로 하강하는 것을 볼 수 있다.Referring to FIG. 4B, it can be seen that the output signal C of the exclusive-or-gate 321 of the reset unit 320 exceeds the logic threshold voltage so that the lock signal drops from logic high to logic low.
도4c는 상기 기준 주파수(Fref)와 상기 출력 주파수(Fout)의 위상차가 특정한 값을 가지는 경우, 즉 상기 입력부(300)을 통과한 노드A와 노드B의 신호의 논리 하이 중첩 시간과 상기 리셋부(320)의 익스크루시브-오아 게이트(321)의 동작 시간이 거의 일치가 될 경우에는 상기 설정부(310)의 네개의 엔모스트랜지스터(N2, N3, N6, N7)와 상기 리셋부(320)의 두 개의 엔모스트랜지스터(N1, N8)가 동시에 턴-온이 되어 정상적인 록(Lock) 감지 동작이 이루어지지 않는다.4C illustrates a logic high overlapping time between the signals of the node A and the node B passing through the input unit 300 and the reset unit when the phase difference between the reference frequency Fref and the output frequency Fout has a specific value. When the operation time of the exclusive ora gate 321 of 320 is substantially coincident with the four enMOS transistors N2, N3, N6, and N7 of the setting unit 310 and the reset unit 320. ), Two NMOS transistors N1 and N8 are turned on at the same time so that a normal lock detection operation is not performed.
이를 방지하기 위해서는 반드시 상기 리셋부(320)의 익스크루시브-오아 게이트의 동작 시간을 입력부(300)의 지연 소자(301, 302)의 전달 시간보다 느리게 해 주어야 한다. 일반적으로 익스크루시브-오아 게이트의 동작 특성이 느리기는 하지만 고정 감지기가 사용되는 응용분야에 따라서 적절한 값을 갖도록 설계하기가 용이하지 않기 때문에 익스크루시브-오아 게이트의 출력에 커패시터를 추가함으로써 상기 리셋부(320)의 두개의 엔모스트랜지스터(N1, N8)가 턴-온되는 시간을 조절하는 것이 보다 바람직하다고 할 수 있다.In order to prevent this, the operation time of the exclusive ora gate of the reset unit 320 must be made slower than the transfer time of the delay elements 301 and 302 of the input unit 300. The reset characteristic is achieved by adding a capacitor to the output of the exclusive-or-gate because the operating characteristics of the exclusive-or-gate are slow but not easily designed to have a value appropriate for the application in which the fixed detector is used. It may be said that it is more preferable to adjust the time when the two NMOS transistors N1 and N8 of the part 320 are turned on.
통상적으로, 상기 설정부(310)의 두 개의 엔모스트랜지스터(N6, N7)과 상기 리셋부(320)의 엔모스트랜지스터(N8)이 없어도 일반적인 동작에는 아무런 영향이 없으나, 기가 헤르츠 이상의 빠른 동작을 요구하는 경우에는 상기 래치부(330)을 빨리 리셋시키기 위해 반드시 추가되어야 한다.Typically, there is no effect on the general operation even without the two NMOS transistors N6 and N7 of the setting unit 310 and the NMOS transistors N8 of the reset unit 320, but a fast operation of more than a gigahertz is achieved. If required, it must be added to quickly reset the latch portion 330.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 빠른 동작 특성을 갖는 고정 감지기를 적용함으로써 칩의 고속 동작은 물론, 전체 칩에 정확한 클록이 공급되므로 칩의 오동작을 방지할 수 있으며, 여러 응용분야에 적용함에 있어 발생할 수 있는 ECO(Engineering Change Order)를 상당 부분 줄일 수 있다.As described above, the present invention can be applied to a fixed detector having a fast operation characteristics, as well as high-speed operation of the chip, the accurate clock is supplied to the entire chip can prevent the malfunction of the chip, which can occur in various applications Significantly reduce engineering change orders (ECOs).
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065837A KR100349688B1 (en) | 1999-12-30 | 1999-12-30 | Lock Detector of Phase Locked Loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065837A KR100349688B1 (en) | 1999-12-30 | 1999-12-30 | Lock Detector of Phase Locked Loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010058501A true KR20010058501A (en) | 2001-07-06 |
| KR100349688B1 KR100349688B1 (en) | 2002-08-22 |
Family
ID=19633003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065837A KR100349688B1 (en) | 1999-12-30 | 1999-12-30 | Lock Detector of Phase Locked Loop |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100349688B1 (en) |
-
1999
- 1999-12-30 KR KR1019990065837A patent/KR100349688B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100349688B1 (en) | 2002-08-22 |
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