KR20010058087A - Write control circuit for semiconductor memory - Google Patents

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PURPOSE: A write control circuit of a semiconductor memory is provided to increase a safety of a data write operation by extending a length of an internal data signal through a latch. CONSTITUTION: A write control circuit includes a signal mixing part(10), a control signal generating part(20), a data input buffer part(30), and a driving part(40). The signal mixing part(10) generates an enable signal(WECS) for enabling the data input buffer part(30) according to a write enable signal(WE) and a logic level of a chip selection signal(CS). The control signal generating part(20) receives the enable signal(WECS), and generates a pulse signal(WECSTD) at the time point of finish of the enable signal(WECS). The data input buffer part(30) performs a buffering during the enable signal(WECS) is enabled, and outputs an internal data signal(DATAIN) having a length extended as much as a length of the pulse signal(WECSTD). The driving part(40) receives the internal data signal(DATAIN), and writes data through a bit line of a memory cell(50).

Description

반도체 메모리의 기록 제어회로{Write control circuit for semiconductor memory}Write control circuit for semiconductor memory

본 발명은 반도체 메모리의 데이터 기록(Write) 동작을 제어하는 기록 제어회로에 관한 것으로 특히, Write cycle에서 데이터를 기록하는 시점을 빠르게 앞당기고 동시에 write동작 관련 제어신호를 이용하여 데이터 홀딩 시간을 길게 갖도록 하므로써 반도체 메모리의 데이터 기록 동작을 보다 안정적으로 수행할 수 있도록 하는 기록 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write control circuit for controlling a data write operation of a semiconductor memory. In particular, the present invention relates to a write control circuit for quickly writing data in a write cycle and to attain a long data holding time using a control signal related to a write operation. Therefore, the present invention relates to a write control circuit that can more stably perform a data write operation of a semiconductor memory.

일반적으로, 반도체 메모리의 기록 제어회로는 외부로부터 입력되는 데이터 신호를 버퍼링하여 메모리 셀의 비트라인을 통해 해당 데이터의 논리레벨에 맞는 전압을 인가하여 데이터 기록동작을 수행하게된다. 이 때, 기록 제어회로는 외부에서 인가되는 기록 인에이블신호와 칩 선택신호에의해 활성화 되어 동작하게된다.In general, a write control circuit of a semiconductor memory performs a data write operation by buffering a data signal input from the outside and applying a voltage corresponding to a logic level of the corresponding data through a bit line of a memory cell. At this time, the write control circuit is activated and operated by a write enable signal and a chip select signal applied from the outside.

이하, 종래의 기록 제어회로의 구성 및 동작을 첨부한 도1 내지 도4를 참조하여 설명한다.Hereinafter, the structure and operation of the conventional write control circuit will be described with reference to FIGS.

도1은 종래 기록 제어회로의 구성을 도시한 블록도이며 도2와 도3은 일부 구성요소의 상세 회로도이다.1 is a block diagram showing the configuration of a conventional write control circuit, and FIGS. 2 and 3 are detailed circuit diagrams of some components.

종래 기록 제어회로는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)의 논리레벨에 따라 데이터입력 버퍼부(2)를 활성화시키는 인에이블 신호(WECS)를 발생시키는 신호합성부(1)와; 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 신호합성부(1)에서 발생시킨 인에이블 신호(WECS)가 인가되는 동안 버퍼링하여 내부 데이터신호(DATAIN)를 출력하는 데이터 입력버퍼부(2)와; 이 데이터 입력버퍼부(2)에서출력된 내부 데이터신호(DATAIN)를 입력받아 메모리 셀의 비트라인을 통해 데이터를 기록시키는 구동부를 포함하여 이루어진다.The conventional write control circuit includes a signal synthesizing unit 1 for generating an enable signal WECS for activating the data input buffer unit 2 according to the logic level of the write enable signal WE and the chip select signal CS; ; The data input buffer unit 2 which receives the external data signal DINPAD applied from the outside and buffers the enable signal WECS generated by the signal synthesizing unit 1 while outputting the internal data signal DATAIN. Wow; And a driver which receives the internal data signal DATAIN output from the data input buffer unit 2 and writes data through the bit line of the memory cell.

종래의 기록 제어회로에서 신호합성부(1)는 도2에 도시한 바와 같이, 기록 인에이블 신호(WE)와 칩 선택 신호(CS)를 입력받아 부정적 논리곱하여 출력하는 낸드 게이트(NAND)와; 이 낸드 게이트(NAND)의 출력을 반전시켜 출력하는 인버터(INV10)로 이루어진다.In the conventional write control circuit, as illustrated in FIG. 2, the signal synthesizing unit 1 includes a NAND gate NAND that receives the write enable signal WE and the chip select signal CS and performs a negative AND operation on the chip; It consists of an inverter INV10 which inverts the output of this NAND gate NAND and outputs it.

통상적으로, 기록 인에이블 신호(WE)와 칩 선택 신호(CS)는 둘다 "하이" 인에이블 신호이며 따라서, 신호합성부(1)는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)가 모두 "하이"레벨로 입력되는 동안 "하이"레벨의 인에이블 신호(WECS)를 출력하도록 동작한다.Typically, the write enable signal WE and the chip select signal CS are both "high" enable signals, so that the signal synthesis section 1 is the write enable signal WE and the chip select signal CS. All of them operate to output the enable signal WECS of the "high" level while being input to the "high" level.

그리고, 데이터 입력버퍼부(2)는 도3에 도시한 바와 같이, 신호합성부(1)에서 출력한 인에이블 신호(WECS)를 반전시켜 출력하는 인버터(INV20)와; 이 인버터(INV20)의 출력신호와 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 부정적 논리합하여 출력하는 노아 게이트(NOR)와; 이 노아 게이트(NOR)의 출력신호를 반전시키고 일정시간 지연시켜 출력하는 반전지연부(5)로 이루어진다. 통상적으로, 반전지연부(21)는 다수의 인버터들의 직렬결합으로 이루어지며 신호의 지연 기간은 직렬결합된 인버터들의 개수에 비례한다.As shown in FIG. 3, the data input buffer unit 2 includes an inverter INV20 for inverting and outputting the enable signal WECS output from the signal synthesizing unit 1; A NOR gate NOR for receiving an output signal of the inverter INV20 and an external data signal DINPAD applied from the outside and outputting a negative logical sum; It consists of an inversion delay part 5 which inverts the output signal of this NOR gate NOR, and outputs it by delaying for a predetermined time. Typically, the inversion delay unit 21 is made of a series combination of a plurality of inverters and the delay period of the signal is proportional to the number of inverters coupled in series.

노아 게이트(NOR)는 인에이블 신호(WECS)가 "로우"인 경우는 외부 데이터신호(DINPAD)에 관계없이 "로우"레벨의 신호를 출력하고, 인에이블 신호(WECS)가 "하이"인 경우는 외부 데이터신호(DINPAD)의 논리레벨을 반전시켜 출력하고 이를 입력받는 반전지연부(5)는 이 신호를 다시 반전시키고 일정시간 지연시켜 출력(DATAIN)하게된다.When the enable signal WECS is "low", the NOR gate outputs a signal of "low" level regardless of the external data signal DINPAD, and when the enable signal WECS is "high". Inverts and outputs the logic level of the external data signal DINPAD, and the inversion delay unit 5 receiving the input inverts the signal again and delays it for a predetermined time to output the data DATAIN.

따라서, 데이터 입력버퍼부(2)는 인에이블 신호(WECS)가 "하이"로 인가되는 동안 외부 데이터신호(DINPAD)를 버퍼링하고, 그 신호를 일정시간 지연시켜 출력하므로써 내부 데이터신호(DATAIN)를 발생시킨다.Accordingly, the data input buffer unit 2 buffers the external data signal DINPAD while the enable signal WECS is applied to " high ", and outputs the internal data signal DATAIN by delaying and outputting the signal for a predetermined time. Generate.

상술한 과정을 통해 발생된 내부 데이터신호(DATAIN)는 구동부(3)로 입력된다.The internal data signal DATAIN generated through the above process is input to the driver 3.

구동부(3)에서는 내부 데이터신호(DATAIN)의 논리레벨에 따라 메모리 셀의 비트라인으로 해당 전압을 인가하여 데이터 값을 기록하게된다.The driver 3 writes a data value by applying a corresponding voltage to the bit line of the memory cell according to the logic level of the internal data signal DATAIN.

도4는 상술한 종래 기록 제어회로의 동작시에 발생되는 입/출력 파형들을 도시한 타이밍도이다.Fig. 4 is a timing diagram showing input / output waveforms generated during the operation of the above-described conventional write control circuit.

도4에서 인에이블 신호(WECS)의 "하이"시작 시점(t1)과 내부 데이터신호(DATAIN)의 "하이"시작 시점(t2)과의 시간차이(Ta)는 반전지연부(5)를 구성하는 인버터의 개수에 의해 결정된다.In FIG. 4, the time difference Ta between the "high" start time t1 of the enable signal WECS and the "high" start time t2 of the internal data signal DATAIN constitutes the inversion delay unit 5. It is determined by the number of inverters.

일반적으로, 데이터신호의 정보값을 기록하기 위해서는 일정 시간 이상의 데이터신호 홀딩타임이 필요하며, 이러한 데이터 홀딩타임의 마진(Margin tDH)이 커질수록 보다 안정적이고 정확한 정보값을 기록할 수 있다.In general, in order to record the information value of the data signal, a data signal holding time is required for a predetermined time or more. As the margin tDH of the data holding time increases, more stable and accurate information value can be recorded.

이러한 이유로, 상술한 종래의 기록 제어회로는 안정적인 기록을 위한 데이터 홀딩타임을 갖기위해 내부 데이터신호(DATAIN)를 인에이블 신호(WECS)보다 상당 시간 지연시켜 출력하고있으며 이 지연시간(Ta)이 길어질수록 데이터 홀딩타임의 마진이 커져 보다 안정적으로 정보값을 기록할 수 있게된다.For this reason, the above-described conventional write control circuit outputs the internal data signal DATAIN by delaying the internal data signal DATAIN by a considerable time than the enable signal WECS in order to have a data holding time for stable recording, and this delay time Ta may be longer. As the data holding time margin increases, the information value can be recorded more stably.

그러나, 내부 데이터신호(DATAIN)의 지연시간(Ta)을 늘리기위해서는 반전지연부(5)를 상당히 많은 수의 인버터들로 구성해야하며 따라서 전체 회로의 레이아웃이 커지게되는 문제점이 있었다. 또한 내부 데이터신호(DATAIN)의 지연시간(Ta)이 길어질수록 데이터값이 메모리 셀에 기록되는 시점(t3)도 늦어지게되는 문제점이 있다.However, in order to increase the delay time Ta of the internal data signal DATAIN, the inversion delay unit 5 must be composed of a large number of inverters, and thus, the layout of the entire circuit is increased. In addition, as the delay time Ta of the internal data signal DATAIN becomes longer, there is a problem in that a time point t3 at which the data value is written to the memory cell is delayed.

따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기위해 제안된 것으로, 래치를 이용하여 내부 데이터신호(DATAIN)의 길이를 연장시켜 발생하므로써 충분한 데이터 홀딩타임 마진을 갖는 동시에, 데이터값이 메모리 셀에 기록되는 시점도 빠르게 앞당길 수 있는 기록 제어회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the problems of the prior art, and is produced by extending the length of the internal data signal DATAIN by using a latch, and at the same time having a sufficient data holding time margin, the data value is stored in the memory cell. It is an object of the present invention to provide a recording control circuit that can quickly advance the time of recording.

이와 같은 목적을 달성하기 위한 본 발명은 기록 인에이블 신호와 칩 선택 신호의 논리레벨에 따라 데이터입력 버퍼부를 활성화시키는 인에이블 신호를 발생시키는 신호합성부와; 이 신호합성부에서 출력되는 인에이블 신호를 입력받아 인에이블 신호가 끝나는 시점에서 일정 길이의 펄스신호를 발생시키는 제어신호 발생부와; 외부로부터 인가되는 외부 데이터신호를 입력받아 신호합성부에서 발생시킨 인에이블 신호가 인가되는 동안 버퍼링하여, 제어신호 발생부에서 발생시킨 펄스신호의 길이만큼 더 연장된 길이의 내부 데이터신호를 출력하는 데이터 입력버퍼부와; 이 데이터 입력버퍼부에서 출력된 내부 데이터신호를 입력받아 메모리 셀의 비트라인을 통해 데이터를 기록시키는 구동부를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a signal synthesis unit for generating an enable signal for activating a data input buffer unit according to a logic level of a write enable signal and a chip select signal; A control signal generator which receives the enable signal output from the signal synthesizer and generates a pulse signal having a predetermined length at the end of the enable signal; Data that receives an external data signal applied from the outside and buffers it while the enable signal generated by the signal synthesis unit is applied, and outputs an internal data signal having a length extended by the length of the pulse signal generated by the control signal generator. An input buffer unit; And a driver which receives the internal data signal output from the data input buffer part and writes data through the bit line of the memory cell.

도 1 은 종래 기록 제어회로의 구성을 도시한 블록도.1 is a block diagram showing the configuration of a conventional write control circuit.

도 2 는 종래 기록 제어회로의 신호합성부를 도시한 회로도.2 is a circuit diagram showing a signal synthesizing section of a conventional write control circuit.

도 3 은 종래 기록 제어회로의 데이터 입력버퍼부를 도시한 회로도.3 is a circuit diagram showing a data input buffer portion of a conventional write control circuit.

도 4 는 종래 기록 제어회로 동작시의 입/출력 파형들을 도시한 타이밍도.4 is a timing diagram showing input / output waveforms in the conventional write control circuit operation.

도 5 는 본 발명에 따른 기록 제어회로의 구성을 도시한 블록도.5 is a block diagram showing a configuration of a write control circuit according to the present invention;

도 6 은 본 발명의 제어신호 발생부를 도시한 회로도.6 is a circuit diagram showing a control signal generator of the present invention.

도 7 은 본 발명의 데이터 입력버퍼부를 도시한 회로도.7 is a circuit diagram showing a data input buffer portion of the present invention.

도 8 은 본 발명에 따른 기록 제어회로의 입/출력 파형들을 도시한 타이밍도.8 is a timing diagram showing input / output waveforms of a write control circuit according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 신호합성부 20 : 제어신호 발생부10: signal synthesizing unit 20: control signal generating unit

30 : 데이터 입력버퍼부 40 : 구동부30: data input buffer unit 40: drive unit

50 : 메모리 셀50: memory cell

WE : 기록 인에이블 신호 WECS : 인에이블 신호WE: Write enable signal WECS: Enable signal

CS : 칩 선택신호 WECSTD : 제어신호CS: Chip select signal WECSTD: Control signal

DINPAD : 외부 데이터신호 DATAIN : 내부 데이터신호DINPAD: External data signal DATAIN: Internal data signal

이하, 본 발명의 기술적 구성 및 동작을 첨부한 도5 내지 도8을 참조하여 설명한다.Hereinafter, with reference to Figures 5 to 8 attached the technical configuration and operation of the present invention.

도5는 본 발명에 따른 기록 제어회로의 구성을 도시한 블록도이며 도6과 도7은 일부 구성요소의 상세 회로도이다.5 is a block diagram showing the configuration of a write control circuit according to the present invention, and FIGS. 6 and 7 are detailed circuit diagrams of some components.

본 발명에 따른 기록 제어회로는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)의 논리레벨에 따라 데이터입력 버퍼부(30)를 활성화시키는 인에이블 신호(WECS)를 발생시키는 신호합성부(10)와; 이 신호합성부(10)에서 출력되는 인에이블 신호(WECS)를 입력받아 인에이블 신호(WECS)가 끝나는 시점에서 일정 길이의 펄스신호(WECSTD)를 발생시키는 제어신호 발생부(20)와; 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 신호합성부(10)에서 발생시킨 인에이블 신호(WECS)가 인가되는 동안 버퍼링하여, 제어신호 발생부에서 발생시킨 펄스신호(WECSTD)의 길이만큼 더 연장된 길이의 내부 데이터신호(DATAIN)를 출력하는 데이터 입력버퍼부(30)와; 이 데이터 입력버퍼부(30)에서 출력된 내부 데이터신호(DATAIN)를 입력받아 메모리 셀(50)의 비트라인을 통해 데이터를 기록시키는 구동부(40)를 포함하여 이루어진다.The write control circuit according to the present invention includes a signal synthesizing unit for generating an enable signal WECS for activating the data input buffer unit 30 according to a logic level of the write enable signal WE and the chip select signal CS. 10); A control signal generator 20 which receives the enable signal WECS output from the signal synthesizer 10 and generates a pulse signal WECSTD of a predetermined length at the end of the enable signal WECS; The external data signal DINPAD applied from the outside is input and buffered while the enable signal WECS generated by the signal synthesizing unit 10 is applied, and as long as the length of the pulse signal WECSTD generated by the control signal generating unit. A data input buffer unit 30 for outputting an internal data signal DATAIN having a longer length; And a driver 40 which receives the internal data signal DATAIN output from the data input buffer unit 30 and writes data through the bit line of the memory cell 50.

본 발명의 구성요소중 신호합성부(10)와 구동부(40)는 도1에 도시한 종래기술의 신호합성부(1) 및 구동부(3)와 동일하게 이루어진다.Among the components of the present invention, the signal synthesizing unit 10 and the driving unit 40 are formed in the same manner as the conventional signal synthesizing unit 1 and the driving unit 3 shown in FIG.

즉, 본 발명의 신호합성부(10)는 기록 인에이블 신호(WE)와 칩 선택 신호(CS)가 모두 "하이"레벨로 입력되는 동안 "하이"레벨의 인에이블 신호(WECS)를 출력하도록 동작한다.That is, the signal synthesizing unit 10 of the present invention outputs the enable signal WECS at the "high" level while both the write enable signal WE and the chip select signal CS are input at the "high" level. It works.

도6은 제어신호 발생부(20)의 상세 회로를 도시한 회로도이다.6 is a circuit diagram showing a detailed circuit of the control signal generator 20. As shown in FIG.

본 발명의 제어신호 발생부(20)는 신호합성부(10)에서 출력한 인에이블 신호(WECS)를 반전시켜 일정시간 지연시켜 출력하는 제1반전지연부(21)와; 이 제1반전지연부(21)의 출력신호를 반전시켜 출력하는 인버터(INV2)와; 제1반전지연부(21)의 출력신호를 로우 인에이블 입력단으로 인가받고 인버터(INV2)의 출력신호를 하이 인에이블 입력단으로 인가받아 온/오프 동작하는 트랜스미션 게이트(TG1)와; 두 개의 인버터가 직렬 결합된 구성으로 이루어져, 신호합성부(10)에서 출력된 인에이블 신호(WECS)를 트랜스미션 게이트(TG1)를 통해 입력받아 버퍼링하여 출력하는 제어신호 출력부(22)와; 신호합성부(10)에서 출력된 인에이블 신호(WECS)를 게이트로 인가받아 인에이블 신호(WECS)의 논리레벨에 따라 온/오프 동작되어 제1반전지연부(21)의 출력신호를 제어신호 출력부(22)의 입력단으로 인가하는 제1 pMOS트랜지스터(PM1)와; 인버터(INV2)의 출력신호를 게이트로 인가받아 인버터(INV2) 출력신호의 논리레벨에 따라 온/오프 동작되어 "하이"레벨의 논리값을 갖는 전원전압(Vcc)을 제어신호 출력부(22)의 입력단으로 인가하는 제2 pMOS트랜지스터(PM2)로 이루어진다.The control signal generator 20 of the present invention includes a first half-cell edge 21 for inverting the enable signal WECS output from the signal synthesizing unit 10 and delaying the output signal for a predetermined time; An inverter INV2 for inverting and outputting the output signal of the first half-cell edge 21; A transmission gate (TG1) configured to receive an output signal of the first half-cell unit 21 to a low enable input terminal and to receive an output signal of the inverter INV2 to a high enable input terminal to operate on / off; A control signal output unit 22 having a configuration in which two inverters are connected in series, and receiving and buffering the enable signal WECS output from the signal synthesizing unit 10 through the transmission gate TG1; The enable signal WECS output from the signal synthesizing unit 10 is applied to the gate to be turned on / off according to the logic level of the enable signal WECS to control the output signal of the first half-cell edge 21. A first pMOS transistor PM1 applied to an input terminal of the output unit 22; The control signal output unit 22 receives the output signal of the inverter INV2 as a gate and operates on / off according to the logic level of the output signal of the inverter INV2 so as to control the power supply voltage Vcc having a logic value of the "high" level. It consists of a second pMOS transistor (PM2) to be applied to the input terminal of.

제1반전지연부(21)는 신호를 일정시간(Tb) 지연시키기위해 다수의 인버터를 직렬결합하여 이루어진다.The first half battery edge portion 21 is formed by combining a plurality of inverters in series to delay the signal for a predetermined time (Tb).

따라서, 이 지연시간(Tb) 이상 "로우"레벨의 인에이블 신호(WECS)가 신호합성부(10)로부터 입력되면, N1노드의 전압레벨은 "하이"가 되어 트랜스미션 게이트(TG1)는 오프 되고 제1 및 제2 pMOS트랜지스터(PM1,PM2)는 턴 온 되어 "하이"레벨의 전압을 입력받게되는 제어신호 출력부(22)는 "하이"레벨의 제어신호(WECSTD)를 출력한다.Therefore, when the enable signal WECS of the "low" level is input from the signal synthesizing section 10 for more than this delay time Tb, the voltage level of the N1 node becomes "high" and the transmission gate TG1 is turned off. The first and second pMOS transistors PM1 and PM2 are turned on to receive a "high" level voltage, and the control signal output unit 22 outputs a "high" level control signal WECSTD.

그리고, 인에이블 신호(WECS)가 "로우"에서 "하이"로 입력되는 경우, 지연시간(Tb)이 경과되기 전까지는 N1노드는 "하이"를 유지한다. 그래서 "하이"레벨의 인에이블 신호(WECS)에의해 제1 pMOS트랜지스터(PM1)가 턴 오프 되더라도 제2 pMOS트랜지스터(PM2)는 턴 온 된 상태를 유지하여 제어신호(WECSTD)는 "하이"를 계속 유지한다.When the enable signal WECS is input from "low" to "high", the N1 node maintains "high" until the delay time Tb elapses. Therefore, even when the first pMOS transistor PM1 is turned off by the enable signal WECS of the "high" level, the second pMOS transistor PM2 remains turned on and the control signal WECSTD is "high". Keep it up.

그리고, 인에이블 신호(WECS)가 "로우"에서 "하이"로 입력된 후 지연시간(Tb) 이상 경과된 경우는, N1노드의 전압은 "로우"가 되어 제2 pMOS트랜지스터(PM2) 역시 턴 오프 되지만 트랜스미션 게이트(TG1)가 온(on) 동작되어 "하이"레벨의 인에이블 신호를 제어신호 출력부(22)로 직접 인가하여 "하이"레벨의 제어신호(WECSTD) 출력은 계속 유지된다.When the enable signal WECS is input from " low " to " high ", and the delay time Tb elapses, the voltage of the N1 node becomes " low " so that the second pMOS transistor PM2 is also turned on. Although it is turned off, the transmission gate TG1 is turned on to directly apply the "high" level enable signal to the control signal output unit 22 so that the "high" level control signal WECSTD output is maintained.

이 때, 인에이블 신호(WECS)가 "하이"에서 "로우"로 입력되면, 지연시간(Tb)이 경과되기 전까지는 N1노드는 "로우"를 유지한다. 따라서, "로우"레벨의 인에이블 신호(WECS)는 온(on) 동작 상태의 트랜스미션 게이트(TG1)를 통해 제어신호 출력부(22)로 직접 인가되어 "로우"레벨의 제어신호(WECSTD)가 출력된다.At this time, when the enable signal WECS is input from "high" to "low", the N1 node remains "low" until the delay time Tb elapses. Therefore, the enable signal WECS of the "low" level is directly applied to the control signal output unit 22 through the transmission gate TG1 in the on operation state so that the "low" level of the control signal WECSTD is applied. Is output.

이 때 출력되는 제어신호(WECSTD)는 지연시간(Tb)이 경과되어 N1노드의 전압 레벨이 "하이"로 천이될 때 까지 "로우"레벨의 출력을 유지하게된다.At this time, the output control signal WECSTD maintains the output of the "low" level until the delay time Tb has elapsed and the voltage level of the N1 node transitions to "high".

이와 같이, 본 발명의 제어신호 발생부(20)는 인에이블 신호(WECS)가 끝나는 시점 즉, 인에이블 신호(WECS)의 폴링엣지(falling edge)에서 발생되어 일정시간(T1)동안 유지되는 "로우"레벨의 펄스신호를 발생시키게된다.As described above, the control signal generator 20 of the present invention is generated at the end of the enable signal WECS, that is, at the falling edge of the enable signal WECS and maintained for a predetermined time T1. Low pulse level pulse signal is generated.

본 발명의 데이터 입력버퍼부(30)는 도7에 도시한 바와 같이, 신호합성부(10)에서 출력한 인에이블 신호(WECS)를 반전시켜 출력하는 인버터(INV3)와; 이인버터(INV3)의 출력신호와 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 부정적 논리합하여 출력하는 노아 게이트(NOR1)와; 이 노아 게이트의 출력신호를 반전시켜 일정시간 지연시켜 출력하는 제2반전지연부(31)와; 제어신호 발생부(20)에서 출력한 제어신호(WECSTD)의 전압레벨에 따라 온/오프 제어되는 트랜스미션 게이트(TG2)와; 두 개의 인버터의 입/출력이 서로 맞물린 구조로 이루어져, 트랜스미션 게이트(TG2)를 통해 제2반전지연부(31)의 출력신호(DINP)를 일단으로 입력받는 레치부(32)와; 이 레치부(32)의 타단 출력신호를 입력받아 반전시켜 출력하는 인버터(INV4)로 이루어진다.As shown in FIG. 7, the data input buffer unit 30 of the present invention includes an inverter INV3 for inverting and outputting the enable signal WECS output from the signal synthesizing unit 10; A NOR gate NOR1 that receives the output signal of the inverter INV3 and the external data signal DINPAD applied from the outside and outputs the result of negative logic sum; A second half-cell edge part 31 which inverts the output signal of the NOR gate and delays the output signal for a predetermined time; A transmission gate TG2 controlled on / off according to a voltage level of the control signal WECSTD output from the control signal generator 20; A latch unit 32 having a structure in which input / output of two inverters are engaged with each other, and receiving an output signal DINP of the second half-cell edge 31 through a transmission gate TG2 to one end; Inverter INV4 receives the output signal of the other end of the latch part 32 and inverts the output signal.

노아 게이트(NOR1)는 인에이블 신호(WECS)가 "로우"인 경우는 외부 데이터신호(DINPAD)에 관계없이 "로우"레벨의 신호를 출력하고, 인에이블 신호(WECS)가 "하이"인 경우는 외부 데이터신호(DINPAD)의 논리레벨을 반전시켜 출력하고 이를 입력받는 제2반전지연부(31)는 이 신호를 다시 반전시키고 일정시간 지연시켜 출력(DINP)하게된다.The NOA gate NOR1 outputs a signal having a "low" level regardless of the external data signal DINPAD when the enable signal WECS is "low", and when the enable signal WECS is "high". Inverts and outputs the logic level of the external data signal DINPAD, and the second half-cell edge part 31 receiving the input inverts the signal again and delays the signal for a predetermined time to output the DINP.

제2반전지연부(31)에서 출력된 지연된 유효 데이터신호(DINP)는 트랜스미션 게이트(TG2)를 통해 래치부(32)로 입력되며 래치부(32)에의해 반전된 신호는 인버터(INV4)를 거처 다시 한번 반전되어 출력된다. 이 때, 트랜스미션 게이트(TG2)의 온/오프 동작은 제어신호 발생부(20)에서 출력된 제어신호(WECSTD)의 논리레벨에 따라 제어된다.The delayed valid data signal DINP output from the second half-cell edge 31 is input to the latch unit 32 through the transmission gate TG2, and the signal inverted by the latch unit 32 turns off the inverter INV4. The output is inverted once again. At this time, the on / off operation of the transmission gate TG2 is controlled according to the logic level of the control signal WECSTD output from the control signal generator 20.

따라서, 본 발명의 데이터 입력버퍼부(30)는 인에이블 신호(WECS)가 "하이"인 동안은 외부 데이터신호(DINPAD)를 버퍼링하게되고, 이 때, 제어신호(WECSTD) 또한 "하이"가 인가되므로 트랜스미션 게이트(TG2)가 온(on) 동작되어 지연된 유효 데이터신호(DINP)를 래치부(32)와 인버터(INV4)를 거처 내부 데이터신호(DATAIN)로서 출력하게된다. 이 내부 데이터신호(DATAIN)는 인에이블 신호(WECS) 보다 제2반전지연부(31)에의한 지연시간(Tc)만큼 늦게 출력된다.Accordingly, the data input buffer unit 30 of the present invention buffers the external data signal DINPAD while the enable signal WECS is "high". At this time, the control signal WECSTD and "high" Since it is applied, the transmission gate TG2 is turned on to output the delayed valid data signal DINP as the internal data signal DATAIN via the latch unit 32 and the inverter INV4. The internal data signal DATAIN is output later than the enable signal WECS by a delay time Tc by the second half-cell edge 31.

따라서, 인에이블 신호(WECS)가 "하이"에서 "로우"로 인가되어 노아 게이트(NOR1)의 외부 데이터신호(DINPAD) 버퍼링 동작이 종료되면, 제어신호(WECSTD)는 "로우"가 되어 트랜스미션 게이트(TG2)가 오프되므로 제어신호(WECSTD)가 다시 "하이"로 천이할 때까지 래치부(32)에 저장된 지연된 유효 데이터의 값을 계속 출력하게된다.Therefore, when the enable signal WECS is applied from "high" to "low" and the external data signal DINPAD buffering operation of the NOA gate NOR1 is terminated, the control signal WECSTD becomes "low" and the transmission gate Since TG2 is turned off, the value of the delayed valid data stored in the latch section 32 is continuously output until the control signal WECSTD transitions back to " high ".

즉, 제어신호 발생부(20)에서 발생시킨 "로우"레벨 펄스신호의 길이만큼 유효한 내부 데이터신호(DATAIN)의 길이가 길어지게된다.That is, the length of the effective internal data signal DATAIN is increased by the length of the "low" level pulse signal generated by the control signal generator 20.

도8은 본 발명에 따른 기록 제어회로의 입/출력 파형을 도시한 타이밍도이다.Fig. 8 is a timing diagram showing input / output waveforms of the write control circuit according to the present invention.

도8에 도시한 바와 같이, 제어신호 발생부(20)는 인에이블 신호(WECS)가 끝나는 시점에서 일정시간(Tb: t4~t5) 동안 "로우"레벨이 되는 제어신호(WECSTD)를 발생시키고 이 때, 제어신호(WECSTD)의 "로우"레벨 펄스신호의 길이는 제1반전지연부(21)에의해 신호가 지연되는 시간(Tb)에의해 결정된다.As shown in FIG. 8, the control signal generator 20 generates a control signal WECSTD that becomes a "low" level for a predetermined time Tb: t4 to t5 at the end of the enable signal WECS. At this time, the length of the "low" level pulse signal of the control signal WECSTD is determined by the time Tb at which the signal is delayed by the first half-cell edge 21.

그리고, 데이터 입력버퍼부(30) 내에서 발생하는 신호인 버퍼링한 유효 데이터신호(DINP)는 제어신호(WECSTD)의 "로우"레벨 펄스신호가 발생될 때 까지 유지할 수 있도록 제2반전지연부(31)에 의해 지연된다. 즉, 바람직하게는 제2반전지연부(31)를 이루고있는 인버터의 개수는 유효 데이터신호(DINP)의 디스에이블시점(t6)을 제어신호(WECSTD)의 "로우"레벨 펄스신호가 발생되는 시점(t4) 이후로 지연시킬 수 있는 정도면 충분하다.In addition, the second half battery edge portion (B) may be maintained until the "low" level pulse signal of the control signal WECSTD is generated, which is a buffered valid data signal DINP, which is a signal generated in the data input buffer unit 30. 31). That is, preferably, the number of inverters constituting the second half battery edge part 31 is set to the time t6 of disabling the effective data signal DINP and the time at which the "low" level pulse signal of the control signal WECSTD is generated. Sufficient to delay after (t4) is enough.

따라서, 본 발명의 데이터 입력버퍼부(20)는 상술한 바와 같이, 인에이블 신호(WECS)의 길이보다 Tb만큼, 보다 정확히는, Tb - Tc만큼 더 긴 내부 데이터신호(DATAIN)를 구동부(40)으로 인가할 수 있게되어 구동부(3)에서는 그만큼 데이터 홀딩 마진이 커져 더욱 안정적으로 데이터를 기록할 수 있게된다. 이에 따라, 데이터 홀딩 마진을 늘리기위해 종래기술만큼 내부 데이터신호(DATAIN)의 발생 시점을 늦출 필요가 없기 때문에 실제 데이터 기록 시점을 앞당길 수가 있다.Accordingly, as described above, the data input buffer unit 20 of the present invention drives the internal data signal DATAIN longer than the length of the enable signal WECS by Tb, more precisely, by Tb-Tc. It is possible to apply to the driving unit 3 so that the data holding margin is increased by that much more stable to record the data. As a result, it is not necessary to delay the timing of the generation of the internal data signal DATAIN as in the prior art in order to increase the data holding margin.

이하, 구동부(40)는 종래기술과 같이 내부 데이터신호(DATAIN)의 논리레벨에 따라 메모리 셀(50)의 비트라인으로 해당 전압을 인가하여 데이터 값을 기록하게된다.Hereinafter, the driver 40 writes a data value by applying a corresponding voltage to the bit line of the memory cell 50 according to the logic level of the internal data signal DATAIN as in the related art.

이상에서 설명한 바와 같이, 본 발명에 따른 기록 제어회로는 래치를 이용하여 내부 데이터신호의 길이를 연장시켜 발생하므로써 충분한 데이터 홀딩타임 마진을 갖을 수 있어 보다 안정적으로 데이터 기록 동작을 수행할 수 있도록하는 효과가 있다. 또한, 내부 데이터신호의 지연시간을 종래기술만큼 길게 갖을 필요가 없으므로 그만큼 데이터값이 메모리 셀에 기록되는 시점을 앞당길 수 있고, 회로내 신호 지연을 위해 필요로하는 인버터의 수가 적으므로 그만큼 전체 회로의 래이아웃을 줄일 수 있는 효과가 있다.As described above, the write control circuit according to the present invention can have a sufficient data holding time margin by extending the length of the internal data signal using a latch, so that the data writing operation can be more stably performed. There is. In addition, since the delay time of the internal data signal does not have to be as long as the prior art, it is possible to advance the point in time at which the data value is written to the memory cell, and the number of inverters required for the signal delay in the circuit is small. It has the effect of reducing the layout.

Claims (4)

기록 인에이블 신호(WE)와 칩 선택 신호(CS)의 논리레벨에 따라 데이터입력 버퍼부를 활성화시키기 위한 인에이블 신호(WECS)를 발생시키는 신호합성부와;A signal synthesizing unit for generating an enable signal WECS for activating the data input buffer unit in accordance with the logic levels of the write enable signal WE and the chip select signal CS; 상기 신호합성부에서 출력되는 인에이블 신호(WECS)를 입력받아 상기 인에이블 신호(WECS)가 끝나는 시점에서 일정 길이의 펄스신호를 발생시키는 제어신호 발생부와;A control signal generator for receiving a enable signal WECS output from the signal synthesizer and generating a pulse signal having a predetermined length at the end of the enable signal WECS; 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 상기 신호합성부에서 발생시킨 인에이블 신호(WECS)가 인가되는 동안 버퍼링하여, 상기 제어신호 발생부에서 발생시킨 펄스신호의 길이만큼 더 연장된 길이의 내부 데이터신호(DATAIN)를 출력하는 데이터 입력버퍼부와;A length extended further by the length of the pulse signal generated by the control signal generator by buffering while receiving the enable signal WECS generated by the signal synthesis unit by receiving the external data signal DINPAD applied from the outside. A data input buffer unit for outputting an internal data signal DATAIN of the data input buffer unit; 상기 데이터 입력버퍼부에서 출력된 내부 데이터신호(DATAIN)를 입력받아 메모리 셀의 비트라인을 통해 데이터를 기록시키는 구동부를 포함하여 이루어진 것이 특징인 반도체 메모리의 기록 제어회로.And a driver which receives an internal data signal DATAIN output from the data input buffer unit and writes data through a bit line of a memory cell. 청구항 1에 있어서,The method according to claim 1, 상기 신호합성부는 상기 기록 인에이블 신호(WE)와 칩 선택 신호(CS)를 부정적 논리곱하여 출력하는 낸드 게이트와;The signal synthesizing unit includes: a NAND gate outputting a negative AND of the write enable signal WE and the chip select signal CS; 상기 낸드 게이트의 출력을 반전시켜 출력하는 제1인버터로 이루어지며,A first inverter configured to invert and output the output of the NAND gate, 상기 제어신호 발생부는 상기 신호합성부에서 출력한 인에이블 신호(WECS)를 반전시켜 일정시간 지연시켜 출력하는 제1반전지연부와;A first half battery edge unit for inverting the enable signal WECS output from the signal synthesizing unit and delaying the control signal generator for a predetermined time; 상기 제1반전지연부의 출력신호를 반전시켜 출력하는 제2인버터와;A second inverter for inverting and outputting an output signal of the first half-cell edge; 상기 제1반전지연부의 출력신호를 로우 인에이블 입력단으로 인가받고 상기 제2인버터의 출력신호를 하이 인에이블 입력단으로 인가받아 온/오프 동작하는 제1트랜스미션 게이트와;A first transmission gate configured to receive an output signal of the first half-cell edge as a low enable input terminal and to receive an output signal of the second inverter as a high enable input terminal to perform on / off operation; 두 개의 인버터가 직렬 결합된 구성으로 이루어져, 상기 신호합성부에서 출력된 인에이블 신호(WECS)를 상기 제1트랜스미션 게이트를 통해 입력받아 버퍼링하여 출력하는 제어신호 출력부와;A control signal output unit configured to combine two inverters in series, and receive and buffer an enable signal WECS output from the signal synthesis unit through the first transmission gate; 상기 신호합성부에서 출력된 인에이블 신호(WECS)를 게이트로 인가받아 상기 인에이블 신호(WECS)의 논리레벨에 따라 온/오프 동작되어 상기 제1반전지연부의 출력신호를 상기 제어신호 출력부의 입력단으로 인가하는 제1 pMOS트랜지스터와;The enable signal WECS output from the signal synthesizing unit is applied to the gate to be turned on / off according to the logic level of the enable signal WECS to output an output signal of the first half-cell edge to an input terminal of the control signal output unit. Applying a first pMOS transistor; 상기 제2인버터의 출력신호를 게이트로 인가받아 상기 제2인버터의 출력신호의 논리레벨에 따라 온/오프 동작되어 "하이"레벨의 논리값을 갖는 전원전압(Vcc)을 상기 제어신호 출력부의 입력단으로 인가하는 제2 pMOS트랜지스터로 이루어진 것이 특징인 반도체 메모리의 기록 제어회로.The input terminal of the control signal output unit receives a power supply voltage Vcc having a logic value of "high" level by being applied to the gate of the second inverter and being on / off according to the logic level of the output signal of the second inverter. And a second pMOS transistor applied to the semiconductor memory. 청구항 1에 있어서,The method according to claim 1, 상기 데이터 입력버퍼부는 상기 신호합성부에서 출력한 인에이블 신호(WECS)를 반전시켜 출력하는 제3인버터와;A third inverter configured to invert and output an enable signal WECS output from the signal synthesis unit; 상기 제3인버터의 출력신호와 외부로부터 인가되는 외부 데이터신호(DINPAD)를 입력받아 부정적 논리합하여 출력하는 노아 게이트와;A NOR gate receiving an output signal of the third inverter and an external data signal DINPAD applied from the outside and outputting a negative OR; 상기 노아 게이트의 출력신호를 반전시켜 일정시간 지연시켜 출력하는 제2반전지연부와;A second half battery edge unit inverting the output signal of the NOR gate and delaying the output signal for a predetermined time; 상기 제어신호 발생부에서 출력한 펄스신호(WECSTD)의 전압레벨에 따라 온/오프 제어되는 제2트랜스미션 게이트와;A second transmission gate controlled on / off according to a voltage level of the pulse signal WECSTD output from the control signal generator; 두 개의 인버터의 입/출력이 서로 맞물린 구조로 이루어져, 상기 제2트랜스미션 게이트를 통해 상기 제2반전지연부의 출력신호(DINP)를 일단으로 입력받는 래치부와;A latch unit having a structure in which input / output of two inverters are engaged with each other, and receiving an output signal DINP of the second half battery edge unit through one end of the second transmission gate; 상기 래치부의 타단 출력신호를 입력받아 반전시켜 출력하는 제4인버터로 이루어진 것이 특징인 반도체 메모리의 기록 제어회로.And a fourth inverter which receives the output signal of the other end of the latch unit and inverts the output signal. 청구항 2 또는 청구항 3에 있어서,The method according to claim 2 or 3, 상기 제1 및 제2반전지연부는 각각 다수의 인버터가 직렬결합되어 이루어진 것이 특징인 반도체 메모리의 기록 제어회로.The first and second half-cell edges each write control circuit of a semiconductor memory, characterized in that a plurality of inverters are connected in series.
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