KR20010055282A - Method of fabricating MOS - Google Patents
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Abstract
본 발명은 고집적화에 적합하도록 LDMOS(Lateral Diffused MOS) 소자의 크기를 최소화시킬 수 있는 모스 형성방법에 관한 것이다.The present invention relates to a method of forming MOS capable of minimizing the size of an LDMOS device to be suitable for high integration.
본 발명의 모스 형성방법은 반도체기판에 제 1도전형의 불순물로 도핑된 제 1드리프트확산층 및 상기 제 1드리프트확산층과 인접되는 제 2도전형의 불순물로 도핑된 제 2드리프트확산층을 각각 형성하는 공정과, 반도체기판의 제 2드리프트확산층을 일부 식각하여 홈을 형성하는 공정과, 홈 하부에 제 2도전형의 불순물을 주입하는 공정과, 불순물이 주입된 홈을 산화시키어 필드산화막을 형성하는 공정과, 제 1드리프트확산층 및 필드산화막 상의 소정부위에 게이트절연막을 개재시키어 게이트전극 및 게이트전극과 연결되는 플레이트로 된 도전 패턴을 형성하는 공정과, 도전패턴 양측 하부의 반도체기판에 소오스/드레인인 불순물영역을 형성하는 공정을 구비한 것이 특징이다.The mos forming method of the present invention comprises forming a first drift diffusion layer doped with an impurity of a first conductivity type and a second drift diffusion layer doped with an impurity of a second conductivity type adjacent to the first drift diffusion layer on a semiconductor substrate, respectively. Forming a groove by partially etching the second drift diffusion layer of the semiconductor substrate, injecting a second conductive impurity into the lower portion of the groove, oxidizing the groove into which the impurity is implanted, and forming a field oxide film; Forming a conductive pattern comprising a gate electrode and a plate connected to the gate electrode by interposing a gate insulating film on a predetermined portion on the first drift diffusion layer and the field oxide film; and source / drain impurity regions on the semiconductor substrates below both sides of the conductive pattern. It is characterized by including the step of forming a.
따라서, 본 발명에서는 기판에 홈을 형성한 후, 불순물 이온도핑 실시 및 산화 공정을 거쳐서 필드산화막을 형성함으로써, 필드영역을 줄일 수 있어 결과적으로 소자크기를 감소시킬 수 있다.Therefore, in the present invention, after the groove is formed in the substrate, the field oxide film is formed through the impurity ion doping and the oxidation process, thereby reducing the field region and consequently reducing the device size.
또한, 본 발명에서는 n드리프트를 기판 하부쪽으로 리세스시키어 결과적으로 표면길이를 늘일 수 있으며, 또한, 필드산화막 하부의 도핑농도를 증가시키어 드리프트의 저항을 낮춤으로써 LDMOS의 동작저항을 줄일 수 있다.In addition, in the present invention, the n-drift can be recessed toward the lower side of the substrate, thereby increasing the surface length. In addition, the operation resistance of the LDMOS can be reduced by increasing the doping concentration under the field oxide film and lowering the drift resistance.
그러므로, 본 발명에서는 불순물 이온도핑 프로파일을 변경시킴으로써 LDMOS의 동작특성을 개선하고, 소자 크기를 감소시킬 수 있는 잇점이 있다.Therefore, in the present invention, by changing the impurity ion doping profile, there is an advantage that the operation characteristics of the LDMOS can be improved and the device size can be reduced.
Description
본 발명은 반도체장치의 형성방법에 관한 것으로, 특히, 고집적화에 적합하도록 LDMOS(Lateral Diffused MOS) 소자의 크기를 최소화시킬 수 있는 모스 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a MOS capable of minimizing a size of a LDMOS device to be suitable for high integration.
반도체소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다.Attempts have been made to construct a system using a single semiconductor chip due to the improvement in the degree of integration of semiconductor devices and the development of manufacturing design techniques.
시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다. 그러나, 시스템의 경량화, 소형화가 진전되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압 CMOS회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.The single chip of the system has been developed around the technology of integrating controllers, memory and other low voltage circuits into one chip. However, in order to advance the weight reduction and miniaturization of the system, it is possible to make a single chip with a circuit portion that controls the power supply of the system, that is, a circuit having a main function between the input terminal and the output terminal. Since the input terminal and the output terminal are circuits to which high voltage is applied, they cannot be constituted by general low voltage CMOS circuits, and thus are composed of high voltage power transistors.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC 로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.Therefore, to reduce the size and weight of the system, the input / output stage of the power supply and the controller must be configured with one chip. The technology that makes this possible is the power IC, which consists of a single chip consisting of a high voltage transistor and a low voltage CMOS transistor circuit.
파워 IC기술은 종래의 불연속 파워트랜지스터(discrete power transistor)인 VDMOS(Vertical DMOS)소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운 (breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS)소자가 구현된다.Power IC technology improves the structure of the conventional vertical power transistor (VDMOS) device, which is a discrete power transistor, and arranges the drain horizontally and moves the drift region between the channel and the drain in order to flow the current horizontally. In addition, an LDMOS (Lateral DMOS) device is implemented that enables high voltage breakdown.
따라서, 각각의 불연속 트랜지스터를 집적할 수 있게 되었고 종래의 저전압 CMOS와도 집적이 가능하게 되는 기술로 발전되어 왔다.Therefore, it is possible to integrate each discrete transistor and to develop a technology that can be integrated with a conventional low voltage CMOS.
LDMOS는 채널과 드레인 사이에 측면 확산된 정션인 드리프트영역을 형성하고, 이 드리프트영역 위에 LOCOS 방식으로 두꺼운 열산화막층을 형성한 후, 게이트전극과 동일한 다결정실리콘의 전극을 연속적으로 게이트전극과 같이 구성하는 electric field RESURF(Reduced Surface Field) 플레이트(Plate)를 그 위에 구성함으로써 동작 시 전류가 수평으로 흐르게 할 수 있으며, 동시에 높은 문턱전압을 구현할 수있는 구조이다.LDMOS forms a drift region, which is a side diffusion junction between the channel and the drain, and forms a thick thermal oxide layer on the drift region by the LOCOS method, and then continuously forms the same polysilicon electrode as the gate electrode like the gate electrode. By constructing an electric field RESURF (Reduced Surface Field) plate thereon, the current can flow horizontally during operation, and at the same time, a high threshold voltage can be realized.
LDMOS소자를 일반적인 저전압 CMOS와 집적하는 종래기술의 공정은 하기와 같다.The prior art process of integrating an LDMOS device with a general low voltage CMOS is as follows.
도 1a 내지 도 1h는 종래기술에 따른 LDMOS의 형성과정을 보인 공정단면도이다.1A to 1H are cross-sectional views illustrating a process of forming an LDMOS according to the related art.
도 1a와 같이, p형의 불순물로 도핑된 반도체기판(100)상에 산화실리콘을 1000∼1500Å 정도의 두께범위로 증착하여 제 1절연막(102)을 형성한다. 반도체기판(100)에는 p드리프트 형성영역(Ⅰ) 및 n드리프트 형성영역(Ⅱ)이 정의되어져 있다.As shown in FIG. 1A, a silicon oxide is deposited on the semiconductor substrate 100 doped with p-type impurities in a thickness range of about 1000 to 1500 Å to form a first insulating layer 102. The p drift formation region I and the n drift formation region II are defined in the semiconductor substrate 100.
제 1절연막(102) 상에 감광막을 도포한 후, p드리프트 형성영역(Ⅰ)을 덮고 n드리프트 형성영역(Ⅱ)이 노출되도록 패턴 식각하여 제 1감광막패턴(104)을 형성한다.After the photoresist is coated on the first insulating layer 102, the first photoresist layer pattern 104 is formed by etching the pattern so as to cover the p drift formation region I and expose the n drift formation region II.
이 후, 제 1감광막패턴(104)을 마스크로 하여 반도체기판(100)에 n형 불순물 이온도핑(106)시킴으로써 n드리프트 형성영역(Ⅱ)에 n드리프트(120)가 형성된다.Thereafter, n-drift 120 is formed in the n-drift formation region II by n-type impurity ion doping 106 on the semiconductor substrate 100 using the first photoresist pattern 104 as a mask.
도 1b와 같이, 제 1감광막패턴을 제거한다.As shown in FIG. 1B, the first photoresist pattern is removed.
그리고 제 1절연막(102) 상에 다시 감광막을 도포한 후, n드리프트 형성영역(Ⅱ)을 덮고 p드리프트 형성영역(Ⅰ)이 노출되도록 패턴 식각하여 제 1감광막패턴과는 반대 형상을 갖는 제 2감광막패턴(110)을 형성한다.After the photoresist is again applied on the first insulating layer 102, the pattern is etched to cover the n drift formation region (II) and expose the p drift formation region (I), thereby having a second shape having a shape opposite to that of the first photoresist layer pattern. The photosensitive film pattern 110 is formed.
이 후, 제 2감광막패턴(110)을 마스크로 하여 n드리프트(120)이 형성된 반도체기판(100)에 p형 불순물 이온도핑(108)시킴으로써 p드리프트(122)가 형성된다.Thereafter, the p-drift 122 is formed by p-type impurity ion doping 108 on the semiconductor substrate 100 on which the n-drift 120 is formed using the second photoresist pattern 110 as a mask.
도 1c와 같이, 제 2감광막패턴을 제거한다.As shown in FIG. 1C, the second photoresist pattern is removed.
이 후, n드리프트(120) 및 p드리프트(122)가 형성된 반도체기판(100)을 1000∼1300℃ 정도의 고온 범위에서 열처리 공정을 진행시킨다.Thereafter, the semiconductor substrate 100 on which the n drift 120 and the p drift 122 are formed is subjected to a heat treatment process at a high temperature range of about 1000 to 1300 ° C.
열처리 결과, n드리프트(120) 및 p드리프트(122) 내의 n 또는 p형의 불순물이 확산된다.As a result of the heat treatment, the n or p type impurities in the n drift 120 and the p drift 122 are diffused.
도 1d와 같이, 제 1절연막(102) 상에 질화실리콘을 1000∼1500Å정도의 두께범위로 증착하여 제 2절연막을 형성한다.As shown in FIG. 1D, a silicon nitride is deposited on the first insulating film 102 in a thickness range of about 1000 to 1500 Å.
그리고 제 2절연막 상에 감광막을 도포한 후, 반도체기판(100)의 p드리프트(122)는 덮고 n드리프트(120)의 소정부분이 노출되도록 패턴 식각하여 제 3감광막패턴(128)을 형성한다.After the photoresist is coated on the second insulating layer, the third photoresist layer pattern 128 is formed by pattern etching to cover the p drift 122 of the semiconductor substrate 100 and to expose a predetermined portion of the n drift 120.
이 후, 제 2감광막패턴(128)을 마스크로 제 2절연막과 제 1절연막을 식각하여 제 2절연막 패턴(126), 제 1절연막 패턴(102a)을 형성한다.Thereafter, the second insulating film and the first insulating film are etched using the second photoresist film pattern 128 as a mask to form the second insulating film pattern 126 and the first insulating film pattern 102a.
여기에서, 제 2절연막 패턴(126) 및 제 1절연막 패턴(102)은 로커스 포토를 위한 것이다.Here, the second insulating film pattern 126 and the first insulating film pattern 102 are for a locus photo.
도 1e와 같이, 제 3감광막패턴을 제거한다.As shown in FIG. 1E, the third photoresist pattern is removed.
그리고 제 2절연막 패턴(126) 및 제 1절연막패턴(102)을 마스크로 하여 반도체기판(100)을 1000℃ 정도의 온도범위에서 산화시킨다.The semiconductor substrate 100 is oxidized in a temperature range of about 1000 ° C using the second insulating film pattern 126 and the first insulating film pattern 102 as masks.
이 결과, 상기 각각의 패턴(126)(102) 사이로 노출된 기판 표면이 산화되어 4000∼5000Å 정도의 두께범위를 갖는 필드산화막(field oxide layer)(130)이 형성된다.As a result, the surface of the substrate exposed between the patterns 126 and 102 is oxidized to form a field oxide layer 130 having a thickness in the range of about 4000 to 5000 microns.
도 1f와 같이, 인산용액에 디핑처리시킴으로써 제 2절연막 패턴을 제거하고, 제 1절연막패턴도 제거한다.As shown in FIG. 1F, the second insulating film pattern is removed by dipping the phosphoric acid solution, and the first insulating film pattern is also removed.
도 1g와 같이, 반도체기판(100) 상에 p드리프트(122) 및 n드리프트(120)의 필드산화막의 소정부위를 덮도록 게이트전극 및 이 게이트전극과 연결되는 플레이트로 된 도전패턴(134)을 형성한다.As shown in FIG. 1G, a conductive pattern 134 including a gate electrode and a plate connected to the gate electrode is formed on the semiconductor substrate 100 so as to cover a predetermined portion of the field oxide film of the p drift 122 and the n drift 120. Form.
이 때, 반도체기판(100)과 게이트전극 사이에는 게이트산화막(132)이 개재된다.In this case, a gate oxide film 132 is interposed between the semiconductor substrate 100 and the gate electrode.
도 1h와 같이, 트랜지스터의 고농도 불순물이 주입되는 소오스/드레인(n+)(140)(142)을 형성하고, 소오스에 채널과 전기적으로 연결되는 바디콘택을 위한 고농도 확산층(p+)을 형성한다.As shown in FIG. 1H, the source / drain (n + ) 140 and 142 into which the high concentration impurity of the transistor is implanted are formed, and a high concentration diffusion layer p + for body contact electrically connected to the channel is formed in the source. .
상기에서 언급한 바와 같이, 종래의 LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트를 채널과 드레인 사이에 두어 고전압 브레이크다운 (breakdown) 확보를 가능하게 하는 구조를 갖는다.As mentioned above, the conventional LDMOS has a structure in which drains are horizontally disposed in order to allow current to flow horizontally, and drift is placed between the channel and the drain to secure high voltage breakdown.
그러나, 종래의 LDMOS 제조방법은 일반적인 저전압 CMOS와는 다르게 게이트의 채널과 드레인 사이에 존재하게 되므로, 이 드리프트로 인해 고전압 소자의 크기가 커지고 소자의 동작저항(온저항)이 커진 문제점이 있었다.However, in the conventional LDMOS manufacturing method, unlike the conventional low voltage CMOS, since it exists between the channel and the drain of the gate, this drift has a problem in that the size of the high voltage device is increased and the operating resistance (on resistance) of the device is increased.
상기의 문제점을 해결하고자, 본 발명의 목적은 소자의 크기를 감소시키고 동작저항을 줄일 수 있는 LDMOS 형성방법을 제공하려는 것이다.In order to solve the above problems, an object of the present invention is to provide a method for forming an LDMOS that can reduce the size of the device and reduce the operating resistance.
상기 목적을 달성하고자, 본 발명의 LDMOS 형성방법은 반도체기판에 제 1도전형의 불순물로 도핑된 제 1드리프트확산층 및 상기 제 1드리프트확산층과 인접되는 제 2도전형의 불순물로 도핑된 제 2드리프트확산층을 각각 형성하는 공정과, 반도체기판의 제 2드리프트확산층을 일부 식각하여 홈을 형성하는 공정과, 홈 하부에 제 2도전형의 불순물을 주입하는 공정과, 불순물이 주입된 홈을 산화시키어 필드산화막을 형성하는 공정과, 제 1드리프트확산층 및 필드산화막 상의 소정부위에 게이트절연막을 개재시키어 게이트전극 및 게이트전극과 연결되는 플레이트로 된 도전 패턴을 형성하는 공정과, 도전패턴 양측 하부의 반도체기판에 소오스/드레인인 불순물영역을 형성하는 공정을 구비한 것이 특징이다.In order to achieve the above object, the LDMOS forming method of the present invention includes a first drift diffusion layer doped with an impurity of a first conductivity type on a semiconductor substrate and a second drift doped with impurities of a second conductivity type adjacent to the first drift diffusion layer. Forming a diffusion layer, forming a groove by partially etching the second drift diffusion layer of the semiconductor substrate, injecting a second conductive impurity into the lower portion of the groove, and oxidizing the groove into which the impurity is implanted. Forming an oxide film, forming a conductive pattern made of a plate connected to the gate electrode and the gate electrode by interposing a gate insulating film at a predetermined portion on the first drift diffusion layer and the field oxide film, and on the semiconductor substrates under both sides of the conductive pattern It is characterized by including the step of forming an impurity region that is a source / drain.
도 1a 내지 도 1h는 종래기술에 따른 LDMOS 형성 과정을 보인 공정단면도이다.1A to 1H are cross-sectional views illustrating a process of forming an LDMOS according to the related art.
도 2a 내지 도 2h는 본 발명에 따른 LDMOS 형성과정을 보인 공정단면도이다.2A through 2H are cross-sectional views illustrating a process of forming an LDMOS according to the present invention.
*도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100, 200. 반도체기판 120, 220. n드리프트100, 200. Semiconductor substrates 120, 220. n drift
122, 222. p드리프트 130, 230. 필드산화막122, 222. p-drift 130, 230. Field oxide film
132, 232. 게이트산화막 134, 234. 도전패턴132, 232. Gate oxide 134, 234. Conductive pattern
Ⅰ, Ⅲ. n드리프트형성영역 Ⅱ, Ⅳ. p드리프트형성영역I, III. n drift formation region II, IV. p drift formation area
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 도 2h는 본 발명에 따른 LDMOS의 형성 과정을 보인 공정단면도이다.2A to 2H are cross-sectional views illustrating a process of forming an LDMOS according to the present invention.
도 2a와 같이, p형의 불순물로 도핑된 반도체기판(200)에 산화실리콘을 1000∼1500Å 두께범위로 증착하여 제 1절연막(202)을 형성한다. 반도체기판(200)에는 p드리프트 형성영역(Ⅲ) 및 n드리프트 형성영역(Ⅳ)이 정의되어져 있다.As shown in FIG. 2A, silicon oxide is deposited on the semiconductor substrate 200 doped with a p-type impurity in a thickness range of 1000 to 1500 Å to form a first insulating layer 202. The p-drift forming region (III) and the n drift forming region (IV) are defined in the semiconductor substrate 200.
이어, 제 1절연막(202) 상에 감광막을 도포한 후, p드리프트 형성영역(Ⅲ)은 덮고 n드리프트 형성영역(Ⅳ)을 노출시키도록 식각하여 제 1감광막 패턴(204)을 형성한다.Subsequently, after the photoresist is applied on the first insulating layer 202, the first photoresist layer pattern 204 is formed by etching the p drift formation region III so as to expose the n drift formation region IV.
그리고 제 1감광막패턴(204)을 마스크로 하여 기판에 인(phosphor) 등의 n형 불순물 이온도핑(206)시킴으로써 n드리프트(220)가 형성된다.The n drift 220 is formed by doping an n-type impurity ion 206 such as phosphor to the substrate using the first photoresist pattern 204 as a mask.
도 2b와 같이, 제 1감광막패턴을 제거한다.As shown in FIG. 2B, the first photoresist pattern is removed.
그리고 제 1절연막(202) 상에 다시 감광막을 도포한 후, n드리프트 형성영역(Ⅳ)은 덮고 p드리프트 형성영역(Ⅲ)을 노출시키도록 식각하여 제 1감광막패턴과는 반대형상의 패턴을 갖는 제 2감광막 패턴(210)을 형성한다.After the photoresist is again applied on the first insulating layer 202, the n drift forming region IV is covered and etched to expose the p drift forming region III to have a pattern opposite to that of the first photoresist layer pattern. The second photoresist film pattern 210 is formed.
이어, 제 2감광막패턴(210)을 마스크로 하여 n드리프트(220)가 형성된 기판(200)에 보론(boron) 등의 p형 불순물 이온도핑(208)시킴으로써 p드리프트(222)가 형성된다.Subsequently, p-drift 222 is formed by p-type impurity ion doping 208 such as boron on the substrate 200 on which the n-drift 220 is formed using the second photoresist pattern 210 as a mask.
이 때, p드리프트(222)는 n드리프트(220)과 인접되도록 형성된다.At this time, the p drift 222 is formed to be adjacent to the n drift 220.
도 2c와 같이, 제 2감광막패턴을 제거한다.As shown in FIG. 2C, the second photosensitive film pattern is removed.
p드리프트(220)와 n드리프트(222)가 형성된 반도체기판(200)에 1100℃ ∼ 1300℃정도의 온도범위에서 질소가스를 공급시키면서 열처리 공정을 진행시킨다.The heat treatment process is performed while supplying nitrogen gas at a temperature range of about 1100 ° C. to 1300 ° C. to the semiconductor substrate 200 on which the p drift 220 and the n drift 222 are formed.
열처리 결과, p드리프트(220)와 n드리프트(222) 내의 p형 불순물과 n형 불순물이 확산된다.As a result of the heat treatment, the p-type impurities and the n-type impurities in the p drift 220 and the n drift 222 diffuse.
도 2d와 같이, 제 1절연막(202) 상에 질화실리콘을 증착하여 제 2절연막을 형성한다.As illustrated in FIG. 2D, silicon nitride is deposited on the first insulating film 202 to form a second insulating film.
그리고 제 2절연막 상에 감광막을 도포한 후, n드리프트(220)와 대응되는 제 2절연막의 소정부위가 노출되도록 식각하여 제 3감광막패턴(228)을 형성한다.After the photosensitive film is coated on the second insulating film, the third photoresist pattern 228 is formed by etching the exposed portions of the second insulating film corresponding to the n drift 220.
이어서, 제 3감광막패턴(228)을 마스크로 하여 제 2절연막, 제 1절연막 및 기판의 소정부위를 식각함으로써 기판에 잔류된 제 2절연막, 제 1절연막인 제 2절연막패턴(226), 제 1절연막패턴(202) 및 홈(t)이 형성된다.Subsequently, the second insulating film, the first insulating film and the predetermined portions of the substrate are etched by using the third photoresist pattern 228 as a mask, and the second insulating film pattern 226 and the first insulating film remaining on the substrate are etched. The insulating film pattern 202 and the groove t are formed.
제 3감광막패턴(228)을 마스크로 하여 인 등의 n형 불순물 이온도핑(260)시킴으로써 홈(t) 하부에 불순물영역(262)이 형성된다.The n-type impurity ion doping 260 such as phosphorus is formed using the third photoresist pattern 228 as a mask to form an impurity region 262 under the groove t.
도 2e와 같이, 제 3감광막패턴을 제거한다.As shown in FIG. 2E, the third photoresist pattern is removed.
이 후, 제 2절연막패턴(226)을 마스크로 하여 반도체기판(200)을 1000℃정도의 온도범위에서 열처리시킨다.Thereafter, the semiconductor substrate 200 is heat-treated in a temperature range of about 1000 ° C using the second insulating film pattern 226 as a mask.
열처리 결과, 제 2절연막패턴(226) 사이로 노출된 기판 표면이 산화되어 4000∼5000Å 정도의 두께범위를 갖는 필드산화막(230)이 형성된다.As a result of the heat treatment, the surface of the substrate exposed between the second insulating film patterns 226 is oxidized to form a field oxide film 230 having a thickness in the range of about 4000 to about 5000 microns.
제 2절연막패턴(226)은 질화막으로, 열처리 시 기판의 노출된 부위가 산화되지 않도록 마스킹해주는 역할을 한다.The second insulating layer pattern 226 is a nitride layer, and serves to mask an exposed portion of the substrate so as not to be oxidized during heat treatment.
도 2f와 같이, 제 2절연막패턴과 제 1절연막패턴을 제거한다.As shown in FIG. 2F, the second insulating film pattern and the first insulating film pattern are removed.
도 2g와 같이, 기판(200) 상에 p드리프트(222) 및 n드리프트(220)의 필드산화막(230)의 소정부위를 덮도록 게이트전극 및 이 게이트전극과 연결되는 플레이트로 된 도전패턴(234)을 형성한다.As shown in FIG. 2G, a conductive pattern 234 including a gate electrode and a plate connected to the gate electrode so as to cover a predetermined portion of the field oxide layer 230 of the p-drift 222 and the n-drift 220 on the substrate 200. ).
게이트전극과 플레이트는 연결된 도전패턴의 전극으로, 소자가 동작될 때 동일한 전기장이 인가되나 그 역할은 서로 다르다.The gate electrode and the plate are the electrodes of the conductive pattern connected, and the same electric field is applied when the device is operated, but their roles are different.
게이트전극은 모스소자의 일반적인 역할인 스위칭 역할을 하며, 플레이트는 드레인에 인가되는 고전압에 따른 전기장이 표면으로 미치는 양을 완화해주는 역할을 한다.The gate electrode plays a switching role, which is a general role of the MOS device, and the plate serves to mitigate the amount of the electric field on the surface due to the high voltage applied to the drain.
이 때, 기판(200)과 게이트전극 사이에는 게이트산화막(232)이 개재된다.At this time, a gate oxide film 232 is interposed between the substrate 200 and the gate electrode.
도 2h와 같이, 트랜지스터의 고농도 불순물이 주입되는 소오스/드레인(n+)(240)(242)을 형성하고, 소오스에 채널과 전기적으로 연결되는 바디콘택을 위한 고농도 확산층(p+)을 형성한다.As shown in FIG. 2H, the source / drain (n + ) 240 and 242 into which the high concentration impurity of the transistor is implanted are formed, and a high concentration diffusion layer p + is formed for the body contact electrically connected to the channel in the source. .
이 후의 공정은 일반적인 반도체 소자 공정과 동일하게 진행된다.The subsequent process proceeds in the same manner as in the general semiconductor element process.
본 발명에서는 불순물 이온도핑 프로파일을 변경시킴으로써 LDMOS의 동작특성을 개선하고, 소자 크기를 감소시킬 수 있다.In the present invention, by changing the impurity ion doping profile, it is possible to improve the operation characteristics of the LDMOS and reduce the device size.
즉, 본 발명은 기판에 형성된 홈에 불순물 이온도핑 실시 및 산화 공정을 거쳐서 필드산화막을 형성한 것으로, 필드영역을 줄일 수 있어 결과적으로 소자크기를 감소시킬 수 있다.That is, in the present invention, the field oxide film is formed through the impurity ion doping and the oxidation process in the grooves formed in the substrate, so that the field region can be reduced, and consequently, the device size can be reduced.
그리고 n드리프트를 기판 하부쪽으로 리세스(recess)시키어 결과적으로 표면길이를 늘일 수 있으며, 또한, 필드산화막 하부의 도핑농도를 증가시키어 드리프트의 저항을 낮춤으로써 LDMOS의 동작저항을 줄일 수 있다.The n-drift can be recessed toward the lower side of the substrate, thereby increasing the surface length, and also increasing the doping concentration under the field oxide layer, thereby reducing the resistance of the drift, thereby reducing the operating resistance of the LDMOS.
상술한 바와 같이, 본 발명에서는 기판에 홈을 형성한 후, 불순물 이온도핑 실시 및 산화 공정을 거쳐서 필드산화막을 형성함으로써, 필드영역을 줄일 수 있어 결과적으로 소자크기를 감소시킬 수 있다.As described above, in the present invention, after the groove is formed in the substrate, the field oxide film is formed through the impurity ion doping and the oxidation process, thereby reducing the field region and consequently reducing the device size.
또한, 본 발명에서는 n드리프트를 기판 하부쪽으로 리세스시키어 결과적으로 표면길이를 늘일 수 있으며, 또한, 필드산화막 하부의 도핑농도를 증가시키어 드리프트의 저항을 낮춤으로써 LDMOS의 동작저항을 줄일 수 있다.In addition, in the present invention, the n-drift can be recessed toward the lower side of the substrate, thereby increasing the surface length. In addition, the operation resistance of the LDMOS can be reduced by increasing the doping concentration under the field oxide film and lowering the drift resistance.
따라서, 본 발명에서는 불순물 이온도핑 프로파일을 변경시킴으로써 LDMOS의 동작특성을 개선하고, 소자 크기를 감소시킬 수 있는 잇점이 있다.Accordingly, the present invention has the advantage of improving the operation characteristics of the LDMOS and reducing the device size by changing the impurity ion doping profile.
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