KR20010045181A - Field emitter of field emission display device and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 표시 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 방출 표시 소자의 필드 에미터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a display device and a method for manufacturing the same, and more particularly, to a field emitter of a field emission display device and a method for manufacturing the same.
일반적으로, 전계 방출 표시 소자는 필드 에미터 및 캐소드 전극이 설치되어 있는 하부 기판과, 하부 기판과 소정거리 만큼 떨어져서 마주보고 있고 형광체 및 애노드 전극이 형성되어 있는 상부 기판과, 두 기판을 일정거리 만큼 유지시켜주는 스페이서와, 두 기판의 외각의 소정 부위를 봉지하기 위한 실런트와, 두 기판 사이의 공간을 고진공으로 유지시켜 주기 위한 게터와, 두 기판에 형성된 다수의 전극 터미널에 전원을 인가하기 위한 다수의 전원 공급 장치 및 구동회로를 포함하고 있다. 여기서, 종래의 전계 방출 표시 소자의 필드 에미터를 자세히 설명한다.In general, the field emission display device includes a lower substrate provided with a field emitter and a cathode electrode, an upper substrate facing the lower substrate by a predetermined distance, and formed with a phosphor and an anode electrode, and a predetermined distance between the two substrates. Spacer for holding, Sealant for encapsulating a predetermined portion of the outer surface of the two substrates, Getter for maintaining the space between the two substrates in high vacuum, Multiple for powering a plurality of electrode terminals formed on the two substrates It includes a power supply and a driving circuit. Here, the field emitter of the conventional field emission display device will be described in detail.
도 1은 종래의 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 2는 도 1의 A-A선에 따른 단면도이다.1 is a plan view illustrating a field emitter of a conventional field emission display device, and FIG. 2 is a cross-sectional view taken along the line A-A of FIG. 1.
구체적으로, 종래의 전계 방출 표시 소자의 필드 에미터는 유리 기판(10) 상에 형성된 스트라이프(stripe) 형태의 캐소드 전극(12)과, 상기 캐소드 전극(12)에서 소정의 거리만큼 상부에 위치하고 상기 캐소드 전극(12)에 수직하게 교차하는 스트라이프 형태의 게이트 전극(18)과, 상기 캐소드 전극(12)과 게이트 전극(18) 간을 절연하기 위한 게이트 절연층(14)과, 상기 게이트 전극(18)과 캐소드 전극(12)이 교차하는 소정 부위에서 게이트 전극(18)과 게이트 절연층(14)에 형성된 다수의 구멍(16)과, 상기 다수의 구멍(16) 속의 캐소드 전극(12) 상부에 형성된 에미터 팁(17)을 포함한다.In detail, the field emitter of the conventional field emission display device is disposed on the cathode 12 having a stripe shape formed on the glass substrate 10 and a predetermined distance from the cathode 12. A gate electrode 18 having a stripe shape perpendicular to the electrode 12, a gate insulating layer 14 for insulating the cathode electrode 12 from the gate electrode 18, and the gate electrode 18. A plurality of holes 16 formed in the gate electrode 18 and the gate insulating layer 14 at a predetermined portion where the and the cathode electrodes 12 intersect, and formed on the cathode electrode 12 in the plurality of holes 16. Emitter tip 17.
그런데, 종래의 전계 방출 표시 소자의 필드 에미터에 있어서, 한 화소에 대응하여 형성된 다수의 에미터 팁(17)들은 구조적으로 균일하게 형성되지 않는다. 특히 에미터 팁(17)의 선단의 뾰족한 정도를 나타내는 에미터 팁(17)의 곡률 반경이 서로 다르기 때문에 전자 방출에 기여하는 에미터 팁(17)은 곡률 반경이 상대적으로 작은 일부의 에미터 팁(17)에 불과하다. 따라서, 에미터 팁(17) 간의 전자 방출 특성이 불균일하고 이에 따라 화소간의 전자 방출 특성이 불균일한 문제점이 있다. 더욱이, 일부의 에미터 팁(17)에서만 전자 방출이 일어남으로써 디스플레이 상에서는 국부적으로 매우 밝은 점이 형성되어 디스플레이의 화질을 떨어뜨리며, 더욱 심각하게는 동작중 에미터 팁(17)이 파괴되거나 녹아버리는 문제점이 있다.However, in the field emitter of the conventional field emission display device, the plurality of emitter tips 17 formed corresponding to one pixel are not structurally uniform. In particular, since the radius of curvature of the emitter tip 17, which indicates the sharpness of the tip of the emitter tip 17, is different, the emitter tip 17 contributing to the electron emission has some emitter tips having a relatively small radius of curvature. (17) only. Therefore, there is a problem that the electron emission characteristics between the emitter tips 17 are nonuniform and thus the electron emission characteristics between the pixels are nonuniform. Moreover, only a few emitter tips 17 emit electrons, so that very bright spots are formed locally on the display, resulting in poor display quality and, more seriously, the emitter tips 17 being destroyed or melted during operation. There is this.
이러한 문제점을 극복하기 위하여 에미터 팁의 하단과 캐소드 전극 사이에 저항층을 형성하는 새로운 구조의 필드 에미터를 갖는 전계 방출 표시 소자가 제안되었다. 이러한 전계 방출 소자의 예가 미합중국 특허 제4,940,916호(issued to Borel et al.)에 개시되어 있다. 이를 도 3 내지 도 6을 이용하여 설명한다.In order to overcome this problem, a field emission display device having a field emitter having a new structure which forms a resistive layer between the bottom of the emitter tip and the cathode electrode has been proposed. Examples of such field emission devices are disclosed in US Pat. No. 4,940,916 (issued to Borel et al.). This will be described with reference to FIGS. 3 to 6.
도 3은 종래의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 4는 도 3의 B-B선에 따른 단면도이다.3 is a plan view illustrating a field emitter of a conventional field emission display device having a resistive layer, and FIG. 4 is a cross-sectional view taken along line BB of FIG. 3.
구체적으로, 종래의 저항층을 갖는 전계 방출 표시 소자는 망사 형태로 패터닝되고 선폭이 약 5㎛인 캐소드 전극(22)과, 상기 캐소드 전극(22) 상에 비정질 실리콘 혹은 저항을 조절하기 위한 불순물이 도핑된 비정질 실리콘 등으로 이루어지고 수천Å∼수㎛ 두께의 저항층(24)과, 상기 저항층(24) 상에 형성된 게이트 절연층(26) 및 게이트 전극(28)과, 상기 게이트 전극(28) 및 게이트 절연층(26)에 형성된 구멍(25)에 마련되고 저항층(24) 상에 형성된 에미터 팁(29)으로 이루어진다.Specifically, the field emission display device having the conventional resistive layer is patterned in the form of a mesh and has a cathode electrode 22 having a line width of about 5 μm, and impurities for controlling amorphous silicon or resistance on the cathode electrode 22. A resistive layer 24 made of doped amorphous silicon or the like and having a thickness of thousands of micrometers to several μm, a gate insulating layer 26 and a gate electrode 28 formed on the resistive layer 24, and the gate electrode 28. And an emitter tip 29 formed in the hole 25 formed in the gate insulating layer 26 and formed on the resistive layer 24.
이렇게 구성할 경우 방출 전류의 균일성을 개선할 수 있다. 하나의 예로서 어떤 게이트 전압에서 어느 한 에미터 팁의 방출전류가 10㎂인 경우 캐소드 전극(22)과 에미터 팁(29) 하단까지의 경로에 존재하는 저항이 106Ω이라면 캐소드 전극(22)과 에미터 팁(29) 사이에 10V의 전압 강하가 일어나 에미터 팁(29)과 게이트 전극(28) 간에 걸리는 전압은 10V만큼 감소되므로 에미터 팁(29)에서 방출되는 전류를 감소시킴으로써 에미터 팁이 파괴되는 것을 방지할 수 있다. 또한, 방출 전류가 높은 에미터 팁에서는 방출 전류에 비례해서 전압 강하가 일어나고 방출 전류가 낮은 에미터 팁에서는 전압강하가 작게 되므로 방출 전류의 균일성도 개선할 수 있다.This configuration can improve the uniformity of the emission current. As an example, if the emitter current of any emitter tip is 10 mA at a gate voltage, the cathode electrode 22 if the resistance present in the path between the cathode electrode 22 and the bottom of the emitter tip 29 is 10 6 mA. ) And a voltage drop of 10V between the emitter tip 29 and the emitter tip 29 and the gate electrode 28 is reduced by 10V, thereby reducing the current emitted from the emitter tip 29 The rotor tip can be prevented from breaking. In addition, since the voltage drop occurs in proportion to the emission current at the emitter tip having a high emission current and the voltage drop is small at the emitter tip having a low emission current, the uniformity of the emission current may be improved.
종래의 저항층을 형성한 다른 예가 미합중국 특허 제5,556,316호(issued to Robert H. Taylor et al.), 미합중국 특허 제5,522,751호(issued to Robert H. Taylor et al.), 미합중국 특허 제5,536,993호(issued to Robert H. Taylor et al.) 및 미합중국 특허 제5,569,975호에 개시되어 있다.Other examples of forming conventional resistive layers include US Pat. No. 5,556,316, issued to Robert H. Taylor et al., US Pat. No. 5,522,751, issued US Pat. No. 5,536,993 to Robert H. Taylor et al.) and US Pat. No. 5,569,975.
도 5는 상기 종래의 다른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 6은 도 5의 C-C선에 따른 단면도이다. 도 5 및 도 6에서, 도 3 및 도 4와 동일한 참조번호는 동일한 부재를 나타낸다.FIG. 5 is a plan view illustrating a field emitter of a conventional field emission display device having another resistive layer, and FIG. 6 is a cross-sectional view taken along line C-C of FIG. 5. In Figs. 5 and 6, the same reference numerals as in Figs. 3 and 4 denote the same members.
구체적으로, 도 5 및 도 6은 도전성 금속 플레이트(30)가 형성된 것을 제외하고는 도 3 및 도 4와 동일하다. 즉, 도 5 및 도 6의 전계 방출 표시 소자는 망사형의 캐소드 전극(22) 내부에 5㎛ 정도의 간격을 두고서 도전성 금속 플레이트(30)가 형성되어 있다. 따라서, 캐소드 전극(22)과 에미터 팁(29)간의 저항은 캐소드 전극(22)과 도전성 금속 플레이트(30)까지의 거리와 도전성 금속 플레이트(30) 상부와 에미터 팁(29) 하부까지의 거리, 즉 저항층(24)의 두께와 저항층 자체의 비저항에 의해 결정된다. 이러한 구조에서는 도전성 금속 플레이트(30)와 에미터 팁(29) 하부 사이에 저항이 동일하므로 각각의 에미터 팁에 부여되는 저항 값을 균일하게 할 수 있다.Specifically, FIGS. 5 and 6 are the same as FIGS. 3 and 4 except that the conductive metal plate 30 is formed. That is, in the field emission display device of FIGS. 5 and 6, the conductive metal plate 30 is formed at a distance of about 5 μm in the mesh type cathode electrode 22. Thus, the resistance between the cathode electrode 22 and the emitter tip 29 is determined by the distance between the cathode electrode 22 and the conductive metal plate 30 and the top of the conductive metal plate 30 to the bottom of the emitter tip 29. Distance, that is, the thickness of the resistive layer 24 and the resistivity of the resistive layer itself. In this structure, since the resistance is the same between the conductive metal plate 30 and the lower portion of the emitter tip 29, the resistance value applied to each emitter tip can be made uniform.
그러나, 도 3 내지 도 6에 도시한 종래의 필드 에미터를 갖는 전계 방출 표시 소자의 필드 에미터는 캐소드 전극(22)을 선폭이 미세한 망사형으로 패터닝해야 한다. 이에 따라, 캐소드 전극용 물질막을 증착하는 단계 혹은 패터닝 단계에서 증착 장비 혹은 대기중으로부터 불가피하게 항상 혼입되는 파티클 입자 등에 의해 미세한 선폭이 끊어지는 문제가 자주 발생한다. 또한, 저항층(24)으로 비정질실리콘을 사용하는 경우 소다라임 유리 등의 기판으로부터 나트륨 이온이 저항층 내로 확산해 들어가 저항 값이 변하게 되는 문제점이 있다.However, the field emitter of the field emission display device having the conventional field emitter shown in Figs. 3 to 6 must pattern the cathode electrode 22 into a mesh with a fine line width. Accordingly, a problem in which a fine line width is frequently broken due to particle particles or the like which are inevitably always mixed from the deposition equipment or the atmosphere in the step of depositing or patterning the material layer for the cathode electrode is often caused. In addition, when amorphous silicon is used as the resistive layer 24, there is a problem in that sodium ions diffuse into the resistive layer from a substrate such as soda-lime glass and the resistance value changes.
특히, 도 3 및 도 4에 설명한 종래의 전계 방출 표시 소자의 필드 에미터에서는 저항층 재료로 비정질 실리콘 등을 사용하면 투명한 유리 기판의 뒷면을 통하여 외부의 빛이 저항층에 조사되어 저항층의 비저항이 변하는 문제점이 있다. 또한, 저항층은 방출 전류에 의해 전압 강하가 일어나며 전류가 흐르게 되는데 이때 소모되는 전력은 열의 형태로 변환된다. 이러한 열에 의해 저항층의 저항이 감소하여 에미터의 방출 전류를 제한하기 어려워진다.In particular, in the field emitter of the conventional field emission display device described with reference to FIGS. 3 and 4, when amorphous silicon or the like is used as the resistive layer material, external light is irradiated to the resistive layer through the back surface of the transparent glass substrate so that the resistivity of the resistive layer is reduced. There is a changing problem. In addition, the resistive layer has a voltage drop caused by the discharge current and the current flows, and the power consumed is converted into heat. This heat reduces the resistance of the resistive layer, making it difficult to limit the emitter current of the emitter.
또한, 도 5 및 도 6의 전계 방출 표시 소자의 필드 에미터에서는 도전성 금속 플레이트 상에 형성된 저항층에 통상적으로 증착 중에 형성되는 핀홀에 의해 에미터 팁과 도전성 금속 플레이트가 연결되는 문제가 심각하다. 특히 에미터 팁과 게이트간에 단락이 생기는 경우 망사형의 캐소드 전극과 금속 플레이트간에 과도한 전압 강하가 일어나 도전성 금속 플레이트 상의 저항층 상부에 존재하는 모든 에미터 팁들이 정상적으로 동작하지 못하는 문제가 있다.In addition, in the field emitter of the field emission display device of FIGS. 5 and 6, the problem that the emitter tip and the conductive metal plate are connected to the resistive layer formed on the conductive metal plate by pinholes typically formed during deposition is serious. In particular, when a short circuit occurs between the emitter tip and the gate, an excessive voltage drop occurs between the mesh type cathode electrode and the metal plate, and thus all emitter tips existing on the resistive layer on the conductive metal plate do not operate normally.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 내구성과 신뢰성이 향상된 전계 방출 표시 소자의 필드 에미터를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a field emitter of a field emission display device having improved durability and reliability by solving the above problems.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 전계 방출 표시 소자의 필드 에미터를 제조하는 데 접합한 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a manufacturing method bonded to the field emitter of the field emission display device.
도 1은 종래의 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이다.1 is a plan view showing a field emitter of a conventional field emission display device.
도 2는 도 1의 A-A선에 따른 단면도이다.2 is a cross-sectional view taken along the line A-A of FIG.
도 3은 종래의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이다.3 is a plan view showing a field emitter of a conventional field emission display device having a resistive layer.
도 4는 도 3의 B-B선에 따른 단면도이다.4 is a cross-sectional view taken along line B-B of FIG. 3.
도 5는 종래의 다른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이다.5 is a plan view showing a field emitter of a field emission display device having another resistive layer in the related art.
도 6은 도 5의 C-C선에 따른 단면도이다.6 is a cross-sectional view taken along the line C-C of FIG.
도 7은 본 발명의 제1 실시예에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이다.7 is a plan view illustrating a field emitter of a field emission display device having a resistive layer according to a first exemplary embodiment of the present invention.
도 8은 도 7의 G2 게이트 전극과 C1 캐소드 전극이 교차하는 부분의 확대도이다.FIG. 8 is an enlarged view of a portion where the G2 gate electrode and the C1 cathode electrode of FIG. 7 cross each other.
도 9는 도 8의 D-D선에 따른 단면도이다.9 is a cross-sectional view taken along the line D-D of FIG. 8.
도 10 및 도 11은 각각 본 발명의 제2 실시예에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도 및 단면도이다.10 and 11 are plan and cross-sectional views respectively showing field emitters of the field emission display device having the resistive layer according to the second embodiment of the present invention.
도 12a 내지 도 12e는 도 7의 D-D에 따라서 본 발명에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터 제조방법을 설명하기 위한 단면도들이다.12A to 12E are cross-sectional views illustrating a method of manufacturing a field emitter of a field emission display device having a resistive layer according to the present invention according to D-D of FIG. 7.
도 13은 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 팁당 방출 전류를 나타낸 그래프이다.FIG. 13 is a graph illustrating a discharge current per tip according to an applied voltage between a gate electrode and a cathode electrode of a field emitter of the field emission display device according to the present invention.
도 14는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 저항층에서의 전압 강하를 나타낸 그래프이다.14 is a graph showing a voltage drop in the resistance layer according to an applied voltage between the gate electrode and the cathode electrode of the field emitter of the field emission display device according to the present invention.
도 15는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 팁당 방출 전류의 감소율을 나타낸 그래프이다.FIG. 15 is a graph illustrating a rate of decrease of a discharge current per tip according to an applied voltage between a gate electrode and a cathode of a field emitter of the field emission display device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자는 기판 상에 형성된 캐소드 전극과, 상기 캐소드 전극 상에 형성되고 상기 캐소드 전극의 일부를 노출하는 트렌치를 갖는 절연층과, 상기 절연층 상에 형성되고 상기 트렌치를 통해서 상기 캐소드 전극과 접촉하는 저항층과, 상기 저항층 상부에 순차적으로 형성되고 상기 절연층 상의 상기 저항층을 노출하는 다수의 구멍을 갖는 게이트 절연층 및 게이트 전극과, 상기 다수의 구멍 속의 저항층 상부에 형성된 에미터 팁을 포함한다.In order to achieve the above technical problem, the field emission display device of the present invention comprises an insulating layer having a cathode formed on the substrate, a trench formed on the cathode and exposing a portion of the cathode, and on the insulating layer A gate insulating layer and a gate electrode formed on the resistive layer, the resistive layer contacting the cathode electrode through the trench, a gate insulating layer and a gate electrode sequentially formed on the resistive layer and exposing the resistive layer on the insulating layer; An emitter tip formed over the resistive layer in the plurality of holes.
상기 절연층의 트렌치의 폭은 0.1∼20㎛로 구성할 수 있고, 상기 절연층의 두께는 500∼5000Å로 구성할 수 있다. 상기 저항층의 두께는 500∼5000Å로 구성할 수 있고, 상기 저항층의 비저항은 1x104Ωcm∼ 1x107Ωcm로 구성할 수 있다. 상기 트렌치와 가장 인접한 에미터 팁간의 수평거리는 1∼100㎛로 구성할 수 있다. 상기 트렌치와 구멍은 같은 간격으로 구성할 수 있으며, 상기 트렌치의 측벽이 30∼80도의 측벽각을 가지도록 구성할 수 있다.The width of the trench of the insulating layer can be configured to 0.1 to 20㎛, the thickness of the insulating layer can be configured to 500 to 5000Å. The resistive layer may have a thickness of 500 to 5000 kPa, and the resistivity of the resistive layer may be 1 x 10 4 kcm to 1 x 10 7 kcm. The horizontal distance between the trench and the emitter tip closest to the trench may be configured to 1-100 μm. The trench and the hole may be configured at equal intervals, and the sidewalls of the trench may have a sidewall angle of 30 to 80 degrees.
또한, 본 발명의 전계 방출 표시 소자의 필드 에미터는 기판 상에 일 방향으로 형성된 스트라이프 형태의 다수의 캐소드 전극과, 상기 캐소드 전극과 수직한 방향의 스트라이프 형태로 게이트 전극이 형성되어 상기 캐소드 전극과 상기 게이트 전극이 교차하는 교차 영역을 갖는다.In addition, the field emitter of the field emission display device of the present invention has a plurality of cathode electrodes in the form of stripes formed in one direction on the substrate, and the gate electrode is formed in the form of stripes in a direction perpendicular to the cathode electrode, the cathode and the The gate electrodes have intersection regions where they cross.
특히, 상기 교차 영역에는 상기 캐소드 전극 상에 상기 캐소드 전극의 일부를 노출하는 망사형의 트렌치를 갖는 절연층과, 상기 절연층 상에 상기 트렌치를 통하여 상기 캐소드 전극과 전기적으로 연결되는 저항층과, 상기 저항층 상에 상기 절연층의 상부 부분을 노출하는 구멍을 갖는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 구멍에 형성된 에미터 팁을 포함한다.In particular, the crossing region includes an insulating layer having a mesh-shaped trench exposing a part of the cathode electrode on the cathode electrode, a resistance layer electrically connected to the cathode electrode through the trench on the insulating layer; A gate insulating film having a hole on the resistive layer exposing an upper portion of the insulating layer, a gate electrode formed on the gate insulating film, and an emitter tip formed in the hole.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자의 필드 에미터의 제조방법은 기판 상에 캐소드 전극용 제1 금속막을 형성하는 단계와, 제1 금속막을 패터닝하여 스트라이프 형태의 캐소드 전극을 형성하는 단계와, 상기 캐소드 전극 상에 제1 절연층을 형성하는 단계와, 상기 제1 절연층을 패터닝하여 상기 캐소드 전극의 일부를 노출하는 망사형의 트렌치를 형성하는 단계와, 상기 망사형의 트렌치를 구비하는 기판의 전면에 저항 물질을 형성한 후 패터닝하여 상기 트렌치를 통하여 상기 캐소드 전극과 전기적으로 연결되는 저항층을 형성하는 단계와, 상기 저항층 상부에 제2 절연층 및 제2 금속막을 형성하는 단계와, 상기 제2 금속막 및 제2 절연층을 패터닝하여 상기 저항층을 노출하는 구멍을 갖는 게이트 절연층 및 게이트 전극을 형성하는 단계와, 상기 구멍 속에 에미터 팁을 형성하는 단계를 포함한다.In order to achieve the above technical problem, the method of manufacturing a field emitter of the field emission display device according to the present invention comprises the steps of forming a first metal film for the cathode electrode on the substrate, and patterning the first metal film to form a striped electrode Forming a trench; forming a first insulating layer on the cathode; patterning the first insulating layer to form a mesh trench to expose a portion of the cathode; Forming a resistive material on the entire surface of the substrate including the trenches of the substrate and patterning the resistive material to form a resistive layer electrically connected to the cathode electrode through the trench, and forming a second insulating layer and a second metal on the resistive layer. Forming a film and patterning the second metal film and the second insulating layer to expose the resistive layer; Forming an electrode, and forming an emitter tip in the aperture.
상기 에미터 팁은 Cr, Mo, Nb 또는 Ni로 형성하며, 상기 제1 절연층의 트렌치의 폭은 0.1∼20㎛로 형성한다. 상기 제1 절연층의 두께는 500∼5000Å로 형성한다. 상기 저항층의 두께는 500∼5000Å로 형성한다. 상기 트렌치와 가장 인접한 에미터 팁간의 수평거리는 1∼100㎛로 형성한다. 상기 저항층을 형성하는 단계 후에 상기 저항층을 평탄화하는 단계를 더 포함할 수 있다.The emitter tip is formed of Cr, Mo, Nb or Ni, and the width of the trench of the first insulating layer is formed to 0.1 to 20㎛. The thickness of the said 1st insulating layer is 500-5000 kPa. The resistive layer is formed to have a thickness of 500 to 5000 kPa. The horizontal distance between the trench and the emitter tip closest to the trench is 1-100 μm. The forming of the resistive layer may further include planarizing the resistive layer.
본 발명의 전계 방출 표시 소자는 에미터 팁간의 공간 사이의 트렌치에 저항층을 형성함으로 에미터 팁 수와 픽셀의 해상도에 제한을 받지 않는다.The field emission display device of the present invention is not limited by the number of emitter tips and the pixel resolution by forming a resistive layer in the trench between the spaces between the emitter tips.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 7은 본 발명의 제1 실시예에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 8은 도 7의 G2 게이트 전극과 C1 캐소드 전극이 교차하는 부분의 확대도이며, 도 9는 도 8의 D-D선에 따른 단면도이다.7 is a plan view illustrating a field emitter of a field emission display device having a resistive layer according to a first exemplary embodiment of the present invention, and FIG. 8 is an enlarged view of a portion where the G2 gate electrode and the C1 cathode electrode of FIG. 7 cross each other. 9 is a cross-sectional view taken along the line DD of FIG. 8.
구체적으로, 본 발명에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 기판(40), 예컨대 실리콘이나 유리 기판 상에 형성된 스트라이프 형태의 캐소드 전극(42)과, 상기 캐소드 전극(42) 상에 d1의 폭으로 망사형의 트렌치가 형성된 절연층(44a)을 포함한다. 상기 트렌치가 형성된 절연층(44a)은 트렌치 이외의 부분에서는 저항층(46)과 캐소드 전극(42) 간을 전기적으로 절연시키고 트렌치를 통해서만 저항층(46)과 캐소드 전극(42) 간을 전기적으로 연결하므로 트렌치의 폭(d1)에 의해서 저항이 조절된다. 본 실시예에서, 상기 절연층(44a)은 사각형 모양으로 이루어진 망사형으로 구성되어 있으나, 원형으로 구성할 수도 있다. 상기 트렌치의 폭(d1)은 0.1∼20㎛ 내외로 구성하고, 절연층(44a)의 두께는 500∼5000Å 범위로 구성한다.Specifically, the field emitter of the field emission display device having the resistive layer according to the present invention is a stripe type cathode electrode 42 formed on a substrate 40, for example, a silicon or glass substrate, and on the cathode electrode 42. and an insulating layer 44a having a mesh trench formed therein with a width of d 1 . The trenched insulating layer 44a electrically insulates between the resistive layer 46 and the cathode electrode 42 at portions other than the trench, and electrically connects the resistive layer 46 and the cathode electrode 42 only through the trench. The connection is controlled by the width of the trench (d 1 ). In the present embodiment, the insulating layer 44a is formed in a mesh shape having a rectangular shape, but may be configured in a circular shape. The width d 1 of the trench is about 0.1 to 20 μm, and the thickness of the insulating layer 44a is about 500 to 5000 μm.
그리고, 본 발명의 전계 방출 표시 소자의 필드 에미터는 상기 절연층(44a)의 트렌치를 통해서 캐소드 전극(42)과 접촉하고 절연층(44a) 상에 형성되는 저항층(46)과, 저항층(46) 상부에 형성되어 있는 게이트 절연층(48a)을 포함한다. 상기 저항층(46)은 비정질 실리콘, 인 혹은 비소가 도핑된 비정질 실리콘, 다결정 실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘과 크롬의 합금, ITO(Indium Tin Oxide), 탄탈륨 질화막, 산화물 계열인 실리콘 산화막, 인듐 산화막, 탄탈륨 산화막, 철 산화막 등을 500∼5000Å 두께로 증착하여 사용할 수 있다. 저항층(46)의 비저항은 1x104Ωcm∼ 1x107Ωcm를 사용해서 캐소드 전극(42)에서 각각의 에미터 팁(52) 하부까지의 저항 값이 105Ω∼108Ω정도가 되도록 하는 것이 바람직하다. 캐소드 전극(42)과 에미터 팁(52) 하부에 따라 형성되는 저항 값은 저항층(46) 자체의 비저항과, 저항층(46)의 두께와, 트렌치의 폭(d1)과, 트렌치의 모서리에서 에미터 팁(52) 간의 거리 등에 의해 결정된다. 상기 트렌치 모서리에서 에미터 팁(52)까지의 수평거리(d2)가 1∼10㎛ 범위로 구성하며, 도면에서 도시된 3 ×3 어레이 이외에도 4 ×4, 5 ×5, 6 ×6 등의 어레이 형태로 배치할 수 있다.The field emitter of the field emission display device of the present invention contacts the cathode electrode 42 through the trench of the insulating layer 44a and forms a resistive layer 46 formed on the insulating layer 44a and a resistive layer ( 46) a gate insulating layer 48a formed thereon. The resistive layer 46 may be formed of amorphous silicon, phosphorous or arsenic doped amorphous silicon, polycrystalline silicon, cermet which is a complex of chromium and chromium oxide, an alloy of silicon and chromium, indium tin oxide (ITO), and tantalum nitride film. , Oxide-based silicon oxide film, indium oxide film, tantalum oxide film, iron oxide film and the like can be deposited to a thickness of 500 to 5000 kPa. The resistivity of the resistive layer 46 is 1x10 4 Ωcm to 1x10 7 Ωcm so that the resistance value from the cathode electrode 42 to the bottom of each emitter tip 52 is about 10 5 Ω to 10 8 Ω. desirable. The resistance value formed along the lower portion of the cathode electrode 42 and the emitter tip 52 includes the specific resistance of the resistance layer 46 itself, the thickness of the resistance layer 46, the width of the trench d 1 , and the width of the trench. Distance between the emitter tip 52 at the edge, and the like. The horizontal distance (d 2 ) from the edge of the trench to the emitter tip 52 is in the range of 1 to 10 μm, and in addition to the 3 × 3 array shown in the drawing, 4 × 4, 5 × 5, 6 × 6, etc. It can be arranged in an array form.
그리고, 본 발명의 전계 방출 표시 소자의 필드 에미터는 게이트 절연층(48a) 소정 부위 상부에 형성되고 캐소드 전극(42)과는 직교하게 스트라이프 형태로 패터닝된 게이트 전극(50a)과, 게이트 전극(50a)과 캐소드 전극(42)이 교차하는 부위에서 게이트 전극(50a)과 게이트 절연층(48a)에 형성된 다수의 구멍(51)과, 이 각각의 구멍(51) 속의 저항층(46) 상부에 형성된 에미터 팁(52)을 포함한다. 상기 게이트 전극(50a)에 형성되는 구멍이 1㎛ 내외인 경우 에미터 팁(52)간의 간격은 3∼5㎛ 정도가 바람직하다. 저항층(46)과 게이트 전극(50a) 간에 전기적인 절연을 위해 사용되는 게이트 절연층(48a)은 플라즈마 화학기상증착법 등에 의해 형성된 실리콘 산화막을 사용할 수 있다. 게이트 전극(50a)에 형성된 구멍이 1㎛ 내외인 경우 게이트 절연층(48a)의 두께는 1㎛ 내외가 적절하다. 에미터 팁은 스핀트 공정을 사용하며, 에미터 물질로는 Cr, Mo, Ni, Nb 등을 사용할 수 있다.In addition, the field emitter of the field emission display device of the present invention is formed on the gate insulating layer 48a, and the gate electrode 50a and the gate electrode 50a that are patterned in a stripe shape orthogonal to the cathode electrode 42. ) And a plurality of holes 51 formed in the gate electrode 50a and the gate insulating layer 48a at a portion where the cathode electrode 42 crosses each other, and formed in the upper portion of the resistance layer 46 in the respective holes 51. Emitter tip 52. When the hole formed in the gate electrode 50a is about 1 μm or less, the spacing between the emitter tips 52 is preferably about 3 to 5 μm. As the gate insulating layer 48a used for electrical insulation between the resistive layer 46 and the gate electrode 50a, a silicon oxide film formed by a plasma chemical vapor deposition method or the like may be used. When the hole formed in the gate electrode 50a is about 1 μm, the thickness of the gate insulating layer 48a is appropriately about 1 μm. The emitter tip uses a spin process, and the emitter material may be Cr, Mo, Ni, Nb, or the like.
이상과 같은 구성을 갖는 전계 방출 표시 소자의 필드 에미터에서 캐소드 전극(42)과 게이트 전극(50a) 간에 전압을 인가하면 저항층(46) 상부에 형성된 에미터 팁(52)에서 전자가 방출되어 양의 전압이 인가되어 있는 애노드 전극(도시 안함)을 향하여 가속된다. 전류는 절연층(44a)의 트렌치를 통해서 에미터 팁(52) 하부에서 캐소드 전극(42)간에 연결된 저항층(46)을 통해서 흐르게 된다. 그리고, 흐르는 전류는 캐소드 전극(42)과 에미터 팁(52)까지의 저항에 의해 제한되어 에미터 팁(52)에서 방출되는 전류가 제한을 받게 된다. 예컨대, 캐소드 전극(42)과 에미터 팁(52) 하부까지의 저항이 106Ω이고, 저항에 의한 전압 강하가 10V라면 에미터 팁(52)에서는 10㎂의 전류를 방출하도록 전류가 제한된다.When a voltage is applied between the cathode electrode 42 and the gate electrode 50a in the field emitter of the field emission display device having the above configuration, electrons are emitted from the emitter tip 52 formed on the resistive layer 46. Positive voltage is accelerated toward the anode electrode (not shown) to which it is applied. Current flows through the resistive layer 46 connected between the cathode electrodes 42 at the bottom of the emitter tip 52 through the trench of the insulating layer 44a. And, the flowing current is limited by the resistance to the cathode electrode 42 and the emitter tip 52 so that the current emitted from the emitter tip 52 is limited. For example, if the resistance between the cathode electrode 42 and the bottom of the emitter tip 52 is 10 6 mA, and the voltage drop caused by the resistance is 10V, then the current is limited to emit 10 mA of current at the emitter tip 52. .
도 10 및 도 11은 각각 본 발명의 제2 실시예에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도 및 단면도이다. 도 10 및 도 11에서, 도 7 내지 도 9와 동일한 참조번호는 동일한 부재를 나타낸다.10 and 11 are plan and cross-sectional views respectively showing field emitters of the field emission display device having the resistive layer according to the second embodiment of the present invention. 10 and 11, the same reference numerals as used in FIGS. 7 to 9 denote the same members.
구체적으로, 본 발명의 제2 실시예에 의한 전계 방출 표시 소자의 필드 에미터는 캐소드 전극(42a)이 트렌치(43a)를 갖는 절연층(44b)의 하부 전면에 형성되어 있고, 에미터 팁(52a)을 하나로 구성하여 트렌치(43a)와 에미터 팁(52a)의 수가 같은 것을 제외하고는 제1 실시예와 동일하다.Specifically, in the field emitter of the field emission display device according to the second embodiment of the present invention, the cathode electrode 42a is formed on the lower front surface of the insulating layer 44b having the trench 43a, and the emitter tip 52a. ) Is the same as the first embodiment except that the number of trenches 43a and emitter tips 52a is the same.
특히, 본 발명의 제2 실시예에 의한 전계 방출 표시 소자의 필드 에미터는 저항층이 캐소드 전극(42a) 전체에 형성되므로 픽셀 내에 저항층(46a) 형성을 위한 공정이 필요 없어 에미터 팁 수에 제한을 받지 않는다. 또한, 본 발명은 트렌치(43a)의 폭을 0.1∼2㎛로 구성할 수 있다. 또한, 절연층(44b)에 형성된 트렌치(43a)와 게이트 절연층(48b) 및 게이트 전극(50b) 내에 형성된 구멍(51a)의 간격이 동일하게 배치되어 있고, 트렌치(43a)와 게이트 전극(50b) 내에 형성된 구멍(51a) 간의 간격을 0.1∼2㎛로 구성할 수 있다. 본 실시예에서는 상기 트렌치(43a)의 측벽이 90도로 되어 있으나, 필요에 따라서는 상기 트렌치의 측벽을 30∼80도의 측벽각을 갖도록 구성할 수 도 있다.In particular, in the field emitter of the field emission display device according to the second embodiment of the present invention, since the resistive layer is formed on the entire cathode electrode 42a, no process for forming the resistive layer 46a in the pixel is required and thus the number of emitter tips It is not restricted. In addition, this invention can comprise the width | variety of the trench 43a to 0.1-2 micrometers. Further, the trench 43a formed in the insulating layer 44b and the gate insulating layer 48b and the hole 51a formed in the gate electrode 50b are equally disposed, and the trench 43a and the gate electrode 50b are arranged in the same manner. The space | interval between the hole 51a formed in (circle) may be 0.1-2 micrometers. In the present embodiment, the sidewalls of the trench 43a are 90 degrees. However, if necessary, the sidewalls of the trench 43a may have a sidewall angle of 30 to 80 degrees.
도 12a 내지 도 12e는 도 7의 D-D에 따라서 본 발명에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터 제조방법을 설명하기 위한 단면도들이다.12A to 12E are cross-sectional views illustrating a method of manufacturing a field emitter of a field emission display device having a resistive layer according to the present invention according to D-D of FIG. 7.
도 12a를 참조하면, 기판(40), 예컨대 실리콘이나 유리 기판 상에 캐소드 전극으로 사용할 Cr, Mo, Nb, Ni 등의 금속막을 스퍼터링법 등으로 1000∼3000Å의 두께로 증착한 후 사진식각공정을 이용하여 스트라이프 형태로 패터닝하여 캐소드 전극(42)을 형성한다. 상기 캐소드 전극(42)의 선폭은 디스 플레이의 해상도에 따라 30∼300㎛ 범위에서 형성한다.Referring to FIG. 12A, a metal film, such as Cr, Mo, Nb, or Ni, to be used as a cathode electrode on a substrate 40, for example, silicon or a glass substrate, is deposited to a thickness of 1000 to 3000 mm by a sputtering method, and then a photolithography process is performed. The cathode electrode 42 is formed by patterning the stripe to form a stripe pattern. The line width of the cathode electrode 42 is formed in the range of 30 ~ 300㎛ depending on the resolution of the display.
도 12b를 참조하면, 캐소드 전극(42)이 형성된 기판(40) 상에 제1 절연층(44a), 예컨대 실리콘 산화막 등을 플라즈마 화학 기상 증착법 또는 화학 기상 증착법에 의해 대략 500∼5000Å 내외의 두께로 증착한다. 이어서, 상기 제1 절연층(44a)을 식각하여 원형 또는 사각 모양으로 이루어진 망사형의 트렌치(43)를 폭 0.1∼20㎛ 내외로 형성한다. 필요에 따라서는 상기 트렌치(43) 형성시 트렌치(43)의 측벽이 30∼80도의 측벽각을 가지도록 형성할 수 도 있다. 이렇게 구성할 경우 후에 형성되는 저항 물질 증착시 트렌치(43)와 저항 물질간의 접착도를 높일 수 있다.Referring to FIG. 12B, the first insulating layer 44a, for example, a silicon oxide film or the like, may be formed on the substrate 40 on which the cathode electrode 42 is formed by a plasma chemical vapor deposition method or a chemical vapor deposition method. Deposit. Subsequently, the first insulating layer 44a is etched to form a meshed trench 43 having a circular or square shape with a width of about 0.1 to 20 μm. If necessary, the sidewalls of the trench 43 may be formed to have a sidewall angle of 30 to 80 degrees when the trench 43 is formed. In this case, the adhesion between the trench 43 and the resistive material may be increased during deposition of the resistive material formed later.
도 12c를 참조하면, 망사형의 트렌치(43)를 갖는 제1 절연층(44a)이 형성된 기판의 전면에 저항층으로 사용될 물질층을 증착한 후 패터닝하여 도 7과 같이 캐소드 전극(42)과 후에 형성되는 게이트 전극의 교차영역에 형성되고 상기 트렌치(43)를 통하여 캐소드 전극(42)과 연결되는 저항층(46)을 500∼5000Å 두께로 형성한다. 상기 저항층(46)은 비정질 실리콘, 인 혹은 비소가 도핑된 비정질 실리콘, 다결정 실리콘, 크롬과 크롬 산화물의 복합체인 서멘트, 실리콘과 크롬의 합금, ITO(Indium Tin Oxide), 탄탈륨 질화막, 산화물 계열인 실리콘 산화막, 인듐 산화막, 탄탈륨 산화막, 철 산화막 등을 이용한다. 상기 저항층(46)의 비저항은 1x104Ωcm ∼ 1x107Ωcm 범위가 적당하다. 상기 저항층(46)을 형성하면 상기 트렌치(43)로 인하여 표면이 거칠어질 수 있다. 필요에 따라서는 상기 저항층(46)의 표면 평탄화를 위하여 화학기계적연마(chemical mechanical polishing) 공정을 추가할 수 있다.Referring to FIG. 12C, a material layer to be used as a resistive layer is deposited on the entire surface of the substrate on which the first insulating layer 44a having the meshed trench 43 is formed and then patterned to form the cathode electrode 42 as shown in FIG. 7. A resistive layer 46 is formed at an intersection region of the gate electrode formed later and connected to the cathode electrode 42 through the trench 43 to have a thickness of 500 to 5000 Å. The resistive layer 46 may be formed of amorphous silicon, phosphorus or arsenic doped amorphous silicon, polycrystalline silicon, cement as a composite of chromium and chromium oxide, an alloy of silicon and chromium, indium tin oxide (ITO), tantalum nitride, and oxide-based Phosphorus silicon oxide film, indium oxide film, tantalum oxide film, iron oxide film and the like are used. The resistivity of the resistive layer 46 is suitably in the range of 1x10 4 kcm to 1x10 7 kcm. When the resistive layer 46 is formed, the surface may be roughened by the trench 43. If necessary, a chemical mechanical polishing process may be added to planarize the surface of the resistive layer 46.
도 12d를 참조하면, 상기 저항층(46) 상에 제2 절연층(48), 예컨대 실리콘 산화막 등을 플라즈마 화학 기상 증착법 등에 의해 증착한다. 상기 제2 절연층(48)의 두께는 후에 게이트 전극 및 게이트 절연막에 형성되는 구멍의 직경이 1㎛ 내외인 경우 1㎛ 내외의 두께로 형성하는 것이 적절하다. 계속해서, 제2 절연층(48) 상에 게이트 전극으로 사용할 Cr, Mo, Nb 또는 Ni 등의 제2 금속막(50)을 스퍼터링 등의 방법으로 1000∼5000Å의 두께로 증착한다.Referring to FIG. 12D, a second insulating layer 48, for example, a silicon oxide film or the like, is deposited on the resistance layer 46 by plasma chemical vapor deposition. The thickness of the second insulating layer 48 is preferably formed to a thickness of about 1 μm when the diameter of the holes formed in the gate electrode and the gate insulating film is about 1 μm or less. Subsequently, a second metal film 50, such as Cr, Mo, Nb, or Ni, to be used as the gate electrode is deposited on the second insulating layer 48 in a thickness of 1000 to 5000 mm by a method such as sputtering.
도 12e를 참조하면, 사진식각방법을 이용하여 상기 제2 금속막(50) 및 제2 절연층(48)을 상기 저항층(46)이 노출될 때까지 식각하여 직경 1㎛ 내외의 구멍(51)을 갖는 게이트 전극(50a) 및 게이트 절연막(48a)을 형성한다. 상기 구멍(51)은 제2 금속막(50)이 Cr 인 경우 Cl2/O2가스를 이용한 반응성 이온 식각법을, 제2 절연층(48)이 실리콘 산화막인 경우에는 CHF3/H2/O2가스를 이용한 반응성 이온 식각법을 이용하여 형성한다. 상기 게이트 전극(50a)의 선폭은 디스플레이 해상도, 즉 화소피치에 따라 결정되며 해상도에 따라서 30∼300㎛ 정도의 선폭으로 형성한다. 본 실시예에서는 상기 구멍(51)과 게이트 절연막(48a) 및 게이트 전극(50a)을 동시에 형성하였으나, 본 단계에서는 구멍(51)만 형성하고, 상기 게이트 전극(50a)은 에미터 팁 형성 공정 후에 패터닝하여 형성할 수 도 있다.Referring to FIG. 12E, the second metal layer 50 and the second insulating layer 48 are etched until the resistive layer 46 is exposed by using a photolithography method. Gate electrode 50a and gate insulating film 48a are formed. The hole 51 is a reactive ion etching method using Cl 2 / O 2 gas when the second metal film 50 is Cr, or CHF 3 / H 2 / when the second insulating layer 48 is a silicon oxide film. It is formed by reactive ion etching using O 2 gas. The line width of the gate electrode 50a is determined according to the display resolution, that is, the pixel pitch, and is formed to a line width of about 30 to 300 μm depending on the resolution. In this embodiment, the hole 51, the gate insulating film 48a and the gate electrode 50a are formed at the same time. However, in this step, only the hole 51 is formed, and the gate electrode 50a is formed after the emitter tip forming process. It can also be formed by patterning.
다음에, 도 9에 도시한 바와 같이 통상의 스핀트 공정을 이용하여 구멍(51) 속에 에미터 팁(52)을 형성한다. 즉 분리층으로 사용할 알루미늄 등의 금속을 전자빔증착법으로 15도 내외의 경사각을 두고 경사증착하여 분리층이 구멍 상부 및 구멍 벽에만 증착되도록 하고, 계속해서 에미터 팁용 금속막, 예컨대 Cr, Mo, Nb, Ni 등을 역시 전자빔증착법에 의해 수직으로 증착해서 상기 구멍 속에 에미터 팁(52)을 형성한다. 물론 에미터 팁(52)을 증착하는 동안 분리층 상부에도 팁을 형성할 물질이 증착되며 증착이 진행됨에 따라 구멍이 닫히게 되어 팁 증착이 완료된다. 계속해서 분리층을 제거하면 분리층 상부의 잉여물질도 제거되어 캐소드 전극(42) 상부의 저항층 상에 에미터 팁(52)이 형성된다.Next, as shown in FIG. 9, the emitter tip 52 is formed in the hole 51 using a conventional spin process. That is, a metal such as aluminum to be used as the separation layer is inclinedly deposited at an inclination angle of about 15 degrees by electron beam deposition so that the separation layer is deposited only on the upper part of the hole and the hole wall, and then the metal film for emitter tip, such as Cr, Mo, Nb , Ni and the like are also vertically deposited by electron beam deposition to form the emitter tip 52 in the hole. Of course, while depositing the emitter tip 52, a material to form a tip is also deposited on the separation layer, and as the deposition proceeds, the hole is closed to finish tip deposition. Subsequently, when the separation layer is removed, excess material on the separation layer is also removed to form the emitter tip 52 on the resistive layer on the cathode electrode 42.
도 13은 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 팁당 방출 전류를 나타낸 그래프이고, 도 14는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 저항층에서의 전압 강하를 나타낸 그래프이고, 도 15는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 게이트 전극과 캐소드 전극간의 인가전압에 따른 팁당 방출 전류의 감소율을 나타낸 그래프이다.13 is a graph showing the emission current per tip according to the applied voltage between the gate electrode and the cathode electrode of the field emitter of the field emission display device according to the present invention, Figure 14 is a field emitter of the field emitter display device according to the present invention Figure 15 is a graph showing the voltage drop in the resistive layer according to the applied voltage between the gate electrode and the cathode electrode, Figure 15 is a discharge current per tip according to the applied voltage between the gate electrode and the cathode of the field emitter of the field emission display device according to the present invention It is a graph showing the reduction rate of.
구체적으로, 본 발명에 따른 전계 방출 표시 소자의 필드 에미터에서 게이트 전극과 캐소드 전극간에 전압을 인가하면 저항층 상부에 형성된 에미터 팁으로부터 전자가 방출된다. 이때 방출되는 전류는 에미터 팁 하부에서 캐소드 전극까지 저항층을 따라 형성된 저항에 의해 전류가 제한된다.Specifically, when a voltage is applied between the gate electrode and the cathode electrode in the field emitter of the field emission display device according to the present invention, electrons are emitted from the emitter tip formed on the resistive layer. The current emitted is then limited by the resistance formed along the resistive layer from the emitter tip to the cathode.
예를 들어, 제조 과정중의 피할 수 없는 불균일성에 기인하여 전자 방출 특성이 서로 다른 세 개의 에미터 팁 1, 2, 3의 전자 방출 특성은 저항층이 없는 경우에는 도 13의 1, 2, 3으로 표시된 곡선을 따라 변화하게 된다. 이에 반하여, 본 발명에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터에서는 각각의 에미터 팁 하부에서 캐소드 전극까지의 저항이 107Ω인 경우 각각의 팁의 전자 방출 특성은 저항에 의해 전류가 제한되어 1, 2, 3 대신에 1??', 2??', 3??'의 곡선을 따르게 된다.For example, the electron emission characteristics of three emitter tips 1, 2, and 3 having different electron emission characteristics due to unavoidable nonuniformity during the manufacturing process are shown in FIGS. It will change along the curve marked with. In contrast, in the field emitter of the field emission display device having the resistive layer according to the present invention, when the resistance from the bottom of each emitter tip to the cathode electrode is 10 7 kPa, the electron emission characteristic of each tip is determined by the current. Is limited to follow the curves of 1 ?? ', 2 ??', and 3 ?? 'instead of 1, 2, and 3.
이때 각각의 에미터 팁 하부에서 캐소드 전극까지의 저항 경로를 따라 발생되는 전압 강하는 도 14에 나타낸 바와 같이 방출 전류가 크면 클수록 전압 강하도 크게 일어난다. 다시 말해서 제조 과정중의 불균일성에 의해서 에미터 팁마다 전자 방출 특성이 서로 다른 경우 방출 전류가 높은 팁에서는 저항층에서의 전압강하가 크게 일어나고 방출 전류가 낮은 에미터 팁에서는 전압강하가 적게 일어난다.At this time, the voltage drop generated along the resistance path from the bottom of each emitter tip to the cathode electrode, the larger the discharge current, the larger the voltage drop occurs as shown in FIG. In other words, when the emitter tips have different electron emission characteristics due to nonuniformity during manufacturing, a large drop in the resistance layer occurs at the tip with a high emission current, and a low drop in the emitter tip with a low emission current.
결과적으로, 도 15에서와 같이 방출 전류가 높은 팁에서는 방출 전류의 감소율, 즉 [(IR-I)/I] x 100 (여기서 I는 저항층이 없을 때의 방출전류, IR은 저항층이 있을 때의 방출 전류이다)이 크고 방출 전류가 낮은 팁에서는 방출 전류의 감소율이 낮아 팁간의 방출전류의 균일도가 향상된다. 또한, 동작중에 에미터 팁 표면에서 순간적으로 국부적인 일함수의 감소에 의해 방출 전류가 급격히 증가하더라도 저항층에서 전압 강하를 일으켜 과도한 전자방출이 일어나는 것을 방지하여 에미터 팁이 파괴되지 않도록 보호한다.As a result, as shown in Fig. 15, at the tip having a high emission current, the reduction rate of the emission current, that is, [(I R -I) / I] x 100 (where I is the emission current when there is no resistance layer, I R is the resistance layer At the tip having a large discharge current) and a low discharge current, the reduction rate of the discharge current is low, thereby improving the uniformity of the discharge current between the tips. Also, during operation, even if the emission current increases rapidly due to the local decrease of the work function on the emitter tip surface, it causes a voltage drop in the resistive layer to prevent excessive electron emission from occurring, thereby protecting the emitter tip from breaking.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
본 발명에 따른 전계 방출 표시 소자의 필드 에미터는 종래와 같이 캐소드 전극을 망사형의 미세한 선폭으로 패터닝할 필요가 없기 때문에 캐소드 전극의 패터닝시에 파티클 입자 등에 의해 미세한 선이 끊어지는 문제를 본질적으로 차단할 수 있어 불량률이 적게 된다.Since the field emitter of the field emission display device according to the present invention does not need to pattern the cathode electrode with a mesh-like fine line width as in the related art, the field emitter may essentially block the problem of breaking fine lines by particles or the like during patterning of the cathode electrode. As a result, the defective rate becomes small.
또한, 본 발명에 따른 전계 방출 표시 소자의 필드 에미터는 캐소드 전극이 연속된 스트라이프 형태의 구조로 되어 있기 때문에 방출 전류에 의해 저항층에서 전압 강하가 일어나고 전류가 흘러 열이 발생하더라도 종래의 망사형의 캐소드 전극에 비하여 쉽게 열을 방출할 수 있다. 이에 따라, 저항층의 온도 상승에 의한 저항 변화에 덜 영향을 받으므로 전계 방출 표시 소자의 동작을 안정적으로 할 수 있다.In addition, since the field emitter of the field emission display device according to the present invention has a structure in which the cathode electrodes are formed in a continuous stripe structure, even if a voltage drop occurs in the resistive layer due to the emission current and heat flows through the current, a conventional mesh type Heat can be easily released as compared to the cathode electrode. Accordingly, since the resistance change due to the temperature rise of the resistive layer is less affected, the operation of the field emission display device can be stable.
또한, 본 발명의 전계 방출 표시 소자의 필드 에미터는 캐소드 전극을 스트라이프 형태의 구조로 형성하기 때문에 종래와 같이 외부의 빛이 저항층에 조사되어 저항층의 비저항이 변하는 문제를 근본적으로 차단하여 소자의 동작이 보다 안정적이고 신뢰성이 높다.In addition, since the field emitter of the field emission display device of the present invention forms the cathode electrode in a stripe structure, the external light is irradiated to the resistive layer and the resistivity of the resistive layer is fundamentally blocked. The operation is more stable and reliable.
또한, 본 발명의 전계 방출 표시 소자는 게이트 전극과 에미터 팁 선단간에 전기적으로 단락이 되어 에미터 팁에서만 전압 강하가 크게 일어나도 다른 에미터 팁에서는 그 영향이 크지 않으므로 에미터 팁 전체가 동작을 하지 않는 문제점을 극복할 수 있다.In addition, the field emission display device of the present invention is electrically shorted between the gate electrode and the tip of the emitter tip so that a large voltage drop occurs only at the emitter tip. It can overcome the problem.
또한, 본 발명의 전계 방출 표시 소자는 에미터 팁간의 공간 사이의 트렌치에 저항층을 형성함으로 에미터 팁 수와 픽셀의 해상도에 제한을 받지 않는다. 또한, 절연층 및 저항층의 두께를 조절하여 박막의 스트레스를 줄여 소자의 완성도를 높일 수 있다.In addition, the field emission display device of the present invention is not limited by the number of emitter tips and the pixel resolution by forming a resistive layer in the trench between the spaces between the emitter tips. In addition, by controlling the thickness of the insulating layer and the resistance layer to reduce the stress of the thin film can increase the completeness of the device.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100692066B1 (en) * | 2005-12-20 | 2007-03-12 | 엘지전자 주식회사 | Appratus for field emission display and method for fabricating thereof |
| KR100880558B1 (en) * | 2007-04-18 | 2009-01-30 | (주)제이디에이테크놀로지 | Vacuum channel transistor |
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| KR100934228B1 (en) * | 2007-11-30 | 2009-12-29 | 한국전자통신연구원 | Vacuum channel transistor and method of manufacturing the same |
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- 1999-11-03 KR KR1019990048376A patent/KR100310997B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100880558B1 (en) * | 2007-04-18 | 2009-01-30 | (주)제이디에이테크놀로지 | Vacuum channel transistor |
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