KR20010037587A - EPROM address generator - Google Patents

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Abstract

PURPOSE: An EPROM address generation circuit is provided to program or verify data even if some region of the whole EPROM cell is damaged, by making a start address in generating an EPROM address randomly changeable and using the remained region of the whole EPROM cell. CONSTITUTION: In a circuit, a start address register(10) stores a random address value. After adding the address value stored in the start address register to the address value of an internal address bus, the adder(10) outputs the added value. And then an address counter(12) reads the address value stored in the start address register and generates an address increasing sequentially by receiving a PROGRAM/VERIFY signal as a clock. And an address generation restriction apparatus(13) restricts the address counter to generate only the address value required to the program size. After a multiplexer(14) outputs the address value of the address counter and the address value of the address adder selectively, according to the state of an EPROM mode or a micro processor mode, an address decoder(15) generates a WORD/BIT LINE signal by decoding the address value selected in the multiplexer.

Description

이피롬 어드레스 발생회로{EPROM address generator}EPROM address generator

본 발명은 EPROM 어드레스 발생회로에 관한 것으로, 특히 EPROM 어드레스를 발생함에 있어 초기 시작번지를 임의로 변경할 수 있도록 하여, 전체 EPROM 셀 중에 일부 영역이 손상되었더라도 나머지 영역을 이용해 데이터를 저장(PROGRAMING) 또는 확인(VERIFY)할 수 있도록 하는 EPROM 어드레스 발생회로에 관한 것이다.The present invention relates to an EPROM address generation circuit. In particular, the initial starting address can be arbitrarily changed when generating an EPROM address, so that even if some areas of the entire EPROM cell are damaged, the remaining areas are used to store or verify data. The present invention relates to an EPROM address generation circuit capable of VERIFY).

일반적으로, EPROM의 어드레스는 카운터에 의해 발생시키고 있다. 우선, EPROM 억세스(access) 신호가 입력되면 카운터는 리셋(reset) 되어 `00h'의 어드레스를 발생시키고, 이후 상기 카운터는 순차적으로 증가하여 메모리(EPROM)를 `00h'번지부터 순차적으로 억세스한다.In general, the address of the EPROM is generated by the counter. First, when the EPROM access signal is input, the counter is reset to generate an address of '00h', and then the counter is sequentially increased to sequentially access the memory (EPROM) from address '00h'.

상기와 같은 종래의 EPROM 어드레스 발생회로의 동작을 첨부한 도 1을 참조하여 설명하면 다음과 같다.The operation of the conventional EPROM address generation circuit as described above will be described with reference to FIG. 1.

종래의 EPROM 어드레스 발생회로는 외부에서 인가되는 PROGRAM/VERIFY신호인 PrVe신호를 클럭으로 입력받아 `00h'번지부터 순차적으로 증가하는 어드레스 값을 발생시키는 카운터(1)와 이 카운터의 출력값과 어드레스 버스(ADDR)의 어드레스 값을 입력받아 선택적으로 출력하는 어드레스 선택용 멀티플랙서(이하 MUX라 칭함)(2)와 이 MUX(2)의 출력값을 입력받아 디코딩하여 WORD LINE/BIT LINE 선택신호를 출력시키는 어드레스 디코더(3)로 구성된다.The conventional EPROM address generation circuit receives a PrVe signal, which is a PROGRAM / VERIFY signal applied from the outside, as a clock, and generates a counter value that sequentially increases from address '00h', and the output value of the counter and the address bus ( The address selection multiplexer (hereinafter referred to as MUX) 2 that receives the address value of ADDR) and selectively outputs the output value of the MUX 2, and decodes it to output a WORD LINE / BIT LINE selection signal. It consists of the address decoder 3.

EPROM은 PROGRAM(저장)이나 VERIFY(확인)를 할 때, 핀(PIN)수를 줄이기 위해 어드레스와 데이터를 각각 개별 핀(PIN)으로 인가하지 않는 경우, 도 1에서 도시된 바와 같이 EPROM 모드(mode)와 마이크로 프로세스 모드(mode)의 두 가지 모드로 동작한다.When the EPROM does not apply the address and the data to the individual pins to reduce the number of pins when PROGRAM (save) or VERIFY (verify), the EPROM mode as shown in FIG. And micro-process mode.

우선 EPROM 모드의 경우, 리셋신호 RST가 로우 레벨의 논리값 "L"이 되어 카운터(1)는 `00h'로 초기화되고 PrVe신호값이 바뀔 때마다 카운터(1)의 값을 순차적으로 최종 번지까지 증가시킨다. 카운터의 출력값(C_OUT)은 MUX(2)로 입력된다. EPROM모드인지 마이크로 프로세스 모드인지를 구별하는 신호인 M/E 신호는 "L"이 되고, 따라서 MUX(2)는 카운터의 출력값(C_OUT)을 출력하게 된다. 그리고, 어드레스 디코더(3)는 MUX(2)의 출력을 입력받아 디코딩하여 WORD LINE/BIT LINE 선택신호를 출력시키게 된다.First, in the EPROM mode, the reset signal RST becomes the low-level logic value "L" so that the counter 1 is initialized to "00h" and each time the value of the PrVe signal changes, the counter 1 is sequentially moved to the last address. Increase. The output value C_OUT of the counter is input to MUX (2). The M / E signal, which is a signal for distinguishing between the EPROM mode and the micro process mode, becomes "L", so that the MUX 2 outputs the counter output value C_OUT. The address decoder 3 receives the output of the MUX 2 and decodes it to output a WORD LINE / BIT LINE selection signal.

한편, 마이크로 프로세스 모드의 경우는, EPROM모드인지 마이크로 프로세스 모드인지를 구별하는 신호인 M/E 신호가 하이 레벨의 논리값 "H"이 되고, 따라서 MUX(2)는 어드레스 버스(ADDR)의 값을 출력하게 되어, 이를 입력받은 어드레스 디코더(1)는 어드레스 버스의 값을 디코딩하여 WORD LINE/BIT LINE 선택신호를 출력시키게 된다.On the other hand, in the case of the micro process mode, the M / E signal, which is a signal for discriminating between the EPROM mode and the micro process mode, becomes a high-level logical value "H", so that the MUX 2 is the value of the address bus ADDR. In this case, the address decoder 1 receiving the input decodes the value of the address bus and outputs a WORD LINE / BIT LINE selection signal.

그러나, 상술한 바와 같은 종래의 EPROM 어드레스 발생회로는 메모리(EPROM)를 억세스함에 있어서 `00h'번지에서부터 순차적으로 번지를 증가시키며 PROGRAM/VERIFY동작을 수행하도록 구성되어 항상 EPROM 셀 전체를 처음(`00h'번지)부터 억세스해야한다. 따라서, 비록 PROGRAMMING(저장·기록)할 데이터가 EPROM 전체 크기(size:메모리 용량)보다 작아도 PROGRAM영역을 임의로 바꿀 수가 없으며, 시작 번지가 `00h'로 고정되어있어 메모리 영역의 일부가 손상된 경우 EPROM 전체를 사용할 수 없기 때문에 불량으로 처리해야 하는 문제점이 있었다.However, the conventional EPROM address generation circuit as described above is configured to sequentially increase the address from address '00h' and to perform PROGRAM / VERIFY operations in accessing the memory (EPROM). Access should be done. Therefore, even if the data to be stored is smaller than the total size of the EPROM (size: memory capacity), the program area cannot be changed arbitrarily. If the start address is fixed to '00h', the entire EPROM is damaged There was a problem that must be treated as bad because it can not be used.

따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로, EPROM 어드레스를 발생시킴에 있어 초기 시작번지를 임의로 변경할 수 있도록 하여, 전체 EPROM 셀 중의 일부 영역이 손상되었더라도 나머지 영역을 이용하여 데이터를 PROGRAMING(저장·기록) 또는 VERIFY(확인)할 수 있도록 하는 EPROM 어드레스 발생회로를 제공하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the problems of the prior art, and it is possible to arbitrarily change the initial starting address in generating the EPROM address, so that even if some areas of the entire EPROM cell are damaged, the remaining area is used to store the data. It is an object of the present invention to provide an EPROM address generation circuit which enables programming, recording, or VERIFY.

이와 같은 목적을 달성하기 위한 본 발명의 기술적 수단은, 임의의 어드레스값을 저장하는 시작어드레스 레지스터와; 이 시작어드레스 레지스터에 저장된 어드레스값을 내부 어드레스 버스의 어드레스 값에 가산하여 가산된 어드레스값을 출력하는 어드레스 가산기와; 시작어드레스 레지스터에 저장된 어드레스값을 읽어들여, PROGRAM/VERIFY신호를 클럭으로 입력받아 순차적으로 증가하는 어드레스를 발생시키는 어드레스 카운터와; 이 어드레스 카운터가 프로그램 크기에 필요한 만큼의 어드레스 값까지만 발생시키도록 제한하는 어드레스 발생 제한수단과; EPROM모드인지 마이크로 프로세스 모드인지에 따라, 어드레스 카운터의 어드레스값과 어드레스 가산기의 어드레스값을 선택적으로 출력하는 멀티플랙서와; 이 멀티플랙서에서 선택된 어드레스값을 입력받아 디코딩하여 WORD/BIT LINE신호를 발생시키는 어드레스 디코더로 이루어진다.Technical means of the present invention for achieving the above object comprises: a start address register for storing an arbitrary address value; An address adder for adding the address value stored in the start address register to the address value of the internal address bus and outputting the added address value; An address counter which reads an address value stored in a start address register, receives a PROGRAM / VERIFY signal as a clock, and generates sequentially increasing addresses; Address generation limiting means for restricting the address counter to generate only up to address values necessary for the program size; A multiplexer for selectively outputting the address value of the address counter and the address value of the address adder in accordance with the EPROM mode or the micro process mode; The address decoder receives and decodes the address value selected by the multiplexer to generate a WORD / BIT LINE signal.

도 1은 종래 EPROM 어드레스 발생회로의 회로도.1 is a circuit diagram of a conventional EPROM address generation circuit.

도 2는 본 발명에 따른 EPROM 어드레스 발생회로의 회로도.2 is a circuit diagram of an EPROM address generation circuit according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10. 시작어드레스 레지스터 11. 어드레스 가산기10. Start Address Register 11. Address Adder

12. 어드레스 카운터 13c. 데이터 카운터12. Address Counter 13c. Data counter

14. 멀티플랙서 15. 어드레스 디코더14. Multiplexer 15. Address Decoder

이하, 본 발명의 구성 및 동작을 첨부된 도 2를 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to FIG. 2.

본 발명은 임의의 어드레스값을 저장하는 시작어드레스 레지스터(10)와; 이 시작어드레스 레지스터에 저장된 어드레스값을 내부 어드레스 버스(ADDR)의 어드레스값에 가산하여 가산된 어드레스값을 출력하는 어드레스 가산기(11)와; 시작어드레스 레지스터(10)에 저장된 어드레스값을 읽어들여, PROGRAM/VERIFY신호인 PrVe신호를 클럭으로 입력받아 순차적으로 증가하는 어드레스를 발생시키는 어드레스 카운터(12)와; 이 어드레스 카운터(12)가 프로그램 크기에 필요한 만큼의 어드레스 값까지만 발생시키도록 제한하는 어드레스 발생 제한장치(13)와; EPROM모드인지 마이크로 프로세스 모드인지에 따라, 어드레스 카운터(12)의 어드레스값과 어드레스 가산기(11)의 어드레스값을 선택적으로 출력하는 멀티플랙서(이하 MUX라 칭함)(14)와; 이 멀티플랙서(14)에서 선택된 어드레스값을 입력받아 디코딩하여 WORD/BIT LINE신호를 발생시키는 어드레스 디코더(15)로 이루어진다.The present invention provides a start address register (10) for storing an arbitrary address value; An address adder 11 for adding the address value stored in the start address register to the address value of the internal address bus ADDR and outputting the added address value; An address counter 12 which reads an address value stored in the start address register 10, receives a PrVe signal, which is a PROGRAM / VERIFY signal, as a clock, and generates sequentially increasing addresses; An address generation limiting device (13) for limiting the address counter (12) to generate up to as many address values as necessary for the program size; A multiplexer 14 (hereinafter referred to as MUX) 14 for selectively outputting the address value of the address counter 12 and the address value of the address adder 11 in accordance with the EPROM mode or the micro process mode; The address decoder 15 receives and decodes an address value selected by the multiplexer 14 to generate a WORD / BIT LINE signal.

상기와 같은 구성의 본 발명은 어드레스 디코더(15)에 입력될 신호를 선택하는 MUX(14)의 선택신호로써, EPROM모드(mode)인지 마이크로 프로세스 모드(mode)인지를 구별하는 신호인 M/E신호를 사용하며, 이 M/E신호값에 따라 EPROM 모드와 마이크로 프로세스 모드의 두 가지 모드(mode)로 동작한다. 그리고, 시작어드레스 레지스터(10)는 임의의 시작어드레스값이 소프트웨어(software)적으로 또는 하드웨어(hardware)적으로 미리 저장된 상태이며, 데이터 카운터(13c)는 가변 길이 카운터로서, 외부 제어신호인 SS(사이즈 선택신호)에 의해 카운팅할 수 있는 최대값이 결정되고 그 최대값 이상이 카운팅되면 오버플로우신호(OVER)를 출력하도록 구성되어 있다. 이 때, 데이터 카운터(13c)의 카운팅 최대값은 프로그램되는 데이터의 크기와 동일하도록 소프트웨어적이나 하드웨어적으로 설정시킨다.The present invention having the above-described configuration is a selection signal of the MUX 14 that selects a signal to be input to the address decoder 15, and is an M / E signal that discriminates whether it is an EPROM mode or a micro process mode. Signal, and operates in two modes, EPROM mode and micro process mode, depending on the M / E signal value. The start address register 10 is a state in which any start address value is prestored in software or hardware, and the data counter 13c is a variable length counter, which is an external control signal SS ( The maximum value that can be counted is determined by the size selection signal), and when the count value is greater than the maximum value, the overflow signal OVER is output. At this time, the counting maximum value of the data counter 13c is set in software or hardware so as to be equal to the size of the data to be programmed.

이와 같이 구성된 본 발명의 구체적인 동작을 설명하면 다음와 같다.Referring to the specific operation of the present invention configured as described above are as follows.

M/E신호가 "L"이면 EPROM모드로 구동되어 EPROM PROGRAM/VERIFY동작을 수행한다. 이때는, 로드신호 LOAD가 "H"로 1회 발생하고 이 신호를 입력받은 어드레스 카운터(12)는 시작어드레스 레지스터(10)에 미리 저장된 시작어드레스 값을 읽어들인다. 동시에, "H"상태의 LOAD신호는 데이터 카운터(13c)의 리셋(reset)단자로 입력되어 데이터 카운터 값을 `00h'로 리셋시킨다. 그런 다음 외부 핀(pin)으로부터 입력되는 PROGRAM/VERIFY동작신호인 PrVe신호는 클럭으로 사용되어 어드레스 카운터(12)와 데이터 카운터(13c)의 값을 증가시킨다. 이 때 만들어지는 어드레스 카운터의 값이 MUX(14)로 입력되고, M/E신호가 "L"인 EPROM 모드인 경우, MUX(2)는 어드레스 카운터의 값을 출력시키고 이를 입력받은 어드레스 디코더(15)는 이 값을 디코딩하여 WORD LINE/BIT LINE 선택신호를 출력시키게 된다. 이 때, 데이터 카운터(13c)와 두 개의 OR게이트(13a,13b)로 이루어진 어드레스 발생 제한장치(13)는 어드레스 카운터(12) 프로그램 영역 이상의 어드레스를 발생시키지 못하도록 제한한다.If the M / E signal is "L", it is driven in EPROM mode and performs EPROM PROGRAM / VERIFY operation. At this time, the load signal LOAD occurs once at " H " and the address counter 12 which receives the signal reads the start address value stored in the start address register 10 in advance. At the same time, the LOAD signal in the " H " state is input to the reset terminal of the data counter 13c to reset the data counter value to '00h'. Then, the PrVe signal, which is a PROGRAM / VERIFY operation signal input from an external pin, is used as a clock to increase the values of the address counter 12 and the data counter 13c. When the value of the address counter generated at this time is input to the MUX 14, and in the EPROM mode in which the M / E signal is "L", the MUX 2 outputs the value of the address counter and receives the input address decoder 15. ) Decodes this value and outputs the WORD LINE / BIT LINE selection signal. At this time, the address generation limiting device 13 composed of the data counter 13c and the two OR gates 13a and 13b restricts the generation of an address above the address counter 12 program area.

즉, 데이터 카운터(13c)는 사이즈 선택신호인 SS에 의해 카운팅할 수 있는 최대값이 메모리(EPROM)에 저장 또는 확인할 데이터의 크기와 일치하게 설정되며, 하나씩 증가하는 어드레스 카운터(12)의 출력값을 근거하여 메모리(EPROM)의 사용하고자 하는 프로그램영역을 모두 억세스하게된다. 이 때, 어드레스 카운터(12)와 동시에 하나씩 증가한 데이터 카운터(13c)의 값은 최대 크기가 되고, 오버플로우신호(OVER)를 "H"로 발생시켜 두 OR게이트(13a,13b)에 입력된다. 따라서, 각 OR게이트(13a,13b)를 통해 어드레스 카운터(12)와 데이터 카운터(13c)로 인가되던 클럭(PrVe)의 입력을 막아 어드레스 발생 제한수단의 역할을 한다.That is, the data counter 13c sets the maximum value that can be counted by SS, the size selection signal, to match the size of the data to be stored or checked in the memory (EPROM), and increments the output value of the address counter 12 by one. On the basis of this, all program areas to be used in the memory (EPROM) are accessed. At this time, the value of the data counter 13c incremented by one at the same time as the address counter 12 becomes the maximum magnitude, and generates an overflow signal OVER as "H" and is input to the two OR gates 13a and 13b. Therefore, the input of the clock PrVe applied to the address counter 12 and the data counter 13c through the respective OR gates 13a and 13b serves to limit address generation.

본 발명은 상술한 바와 같이, 시작어드레스 레지스터(10)에 저장될 값을 임의로 조절하므로써 임의의 주소지에서부터 메모리(EPROM)를 억세스할 수 있게 된다. 따라서, EPROM의 일부 셀 영역이 손상을 입은 경우에, PROGRAM할 데이터의 크기(size)가 EPROM 전체 크기(size:메모리 용량)보다 충분히 작다면 손상된 셀 영역을 피하여 초기 시작어드레스값을 조정하므로써 일부 영역이 손상된 경우의 EPROM을 정상적으로 사용할 수 있다.As described above, the memory (EPROM) can be accessed from any address by arbitrarily adjusting the value to be stored in the start address register 10. Therefore, when some cell areas of the EPROM are damaged, if the size of data to be programmed is sufficiently smaller than the total size of the EPROM (size: memory capacity), some areas can be avoided by adjusting the initial start address value to avoid the damaged cell area. In this case, the EPROM can be used normally.

한편, M/E신호가 "H"이면 마이크로 프로세스 모드로 구동된다. 이 때는, 내부 어드레스 버스(ADDR)에 실린 값과 시작어드레스 레지스터(10)에 저장된 값이 어드레스 가산기(11)에 입력되고, 이 어드레스 가산기(11)는 입력된 두 값을 가산하여 MUX(14)로 출력한다. M/E신호가 "H"인 마이크로 프로세스 모드인 경우, MUX(14)는 어드레스 가산기(11)의 출력값을 출력시키고 이를 입력받은 어드레스 디코더(15)는 이 값을 디코딩하여 WORD LINE /BIT LINE 선택신호를 출력시키게 된다.On the other hand, when the M / E signal is "H", it is driven in the micro process mode. At this time, the value loaded in the internal address bus ADDR and the value stored in the start address register 10 are input to the address adder 11, and the address adder 11 adds the two input values to the MUX 14 Will output In the micro process mode in which the M / E signal is " H ", the MUX 14 outputs the output value of the address adder 11, and the address decoder 15 receiving the input decodes the value to select the WORD LINE / BIT LINE. Will output a signal.

상술한 바와같은 본 발명의 두 가지 동작모드는 데이터 보호 관점에서도 효과적일 수 있다. 이미 PROGRAMMING되어진 데이터를 읽어보려면 반드시 초기 시작어드레스를 알아야하므로 이를 데이터 보호기능으로 응용할 수도 있다.The two modes of operation of the present invention as described above may be effective in terms of data protection. In order to read the data already programmed, the initial start address must be known, so it can be applied as a data protection function.

이상에서 설명한 바와 같이, 본 발명에 의한 EPROM 어드레스 발생회로는 초기 시작번지를 임의로 변경할 수 있어, 전체 EPROM 셀 중의 일부 영역이 손상되었더라도 나머지 영역을 이용하여 데이터를 PROGRAMING 또는 VERIFY하도록 할 수가 있으므로 EPROM의 효용성을 높이는 효과가 있다.As described above, the EPROM address generation circuit according to the present invention can arbitrarily change the initial starting address, so that even if some areas of the entire EPROM cells are damaged, the remaining areas can be used to program or VERIFY the data. It is effective to increase.

Claims (4)

임의의 어드레스값을 저장하는 시작어드레스 레지스터와;A start address register for storing an arbitrary address value; 상기 시작어드레스 레지스터에 저장된 어드레스값을 내부 어드레스 버스의 어드레스 값에 가산하여 가산된 어드레스값을 출력하는 어드레스 가산기와;An address adder for adding an address value stored in the start address register to an address value of an internal address bus and outputting the added address value; 상기 시작어드레스 레지스터에 저장된 어드레스값을 읽어들여, PROGRAM/VERIFY신호를 클럭으로 입력받아 순차적으로 증가하는 어드레스를 발생시키는 어드레스 카운터와;An address counter which reads an address value stored in the start address register, receives a PROGRAM / VERIFY signal as a clock, and generates sequentially increasing addresses; 상기 어드레스 카운터가 프로그램 크기에 필요한 만큼의 어드레스 값까지만 발생시키도록 제한하는 어드레스 발생 제한장치과;An address generation limiting device for limiting the address counter to generate as many address values as necessary for a program size; EPROM모드 또는 마이크로 프로세스 모드의 상태에 따라, 상기 어드레스 카운터의 어드레스 값과 상기 어드레스 가산기의 어드레스값을 선택적으로 출력하는 멀티플랙서와;A multiplexer for selectively outputting an address value of the address counter and an address value of the address adder in accordance with a state of an EPROM mode or a micro process mode; 상기 멀티플랙서에서 선택된 어드레스값을 입력받아 디코딩하여 WORD/BIT LINE신호를 발생시키는 어드레스 디코더를 포함하여 구성된 것이 특징인 EPROM 어드레스 발생회로.And an address decoder configured to receive and decode an address value selected by the multiplexer to generate a WORD / BIT LINE signal. 제 1 항에 있어서,The method of claim 1, 상기 시작어드레스 레지스터는 사용자가 저장된 어드레스값을 소프트웨어적으로 또는 하드웨어적으로 임의로 변경할 수 있도록 구성된 것이 특징인 EPROM 어드레스 발생회로.And the start address register is configured to allow a user to arbitrarily change a stored address value in software or hardware. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 어드레스 발생 제한장치는 상기 어드레스 카운터와 동기(synchronous)되어 동작하고, 메모리(EPROM)에 저장 또는 확인되는 데이터의 크기와 동일한 카운팅 최대값을 갖으며, 최대값 이상 카운팅되면 오버플로우신호를 출력하는 가변 길이 카운터와; 상기 가변 길이 카운터에서 발생시킨 오버플로우신호를 입력받아 상기 어드레스 카운터와 상기 가변 길이 카운터의 클럭입력을 제한하는 OR게이트로 이루어진 것이 특징인 EPROM 어드레스 발생회로.The address generation limiting device operates in synchronization with the address counter, has a counting maximum value equal to the size of data stored or confirmed in a memory (EPROM), and outputs an overflow signal when counted above the maximum value. A variable length counter; And an OR gate which receives the overflow signal generated by the variable length counter and limits the clock input of the address counter and the variable length counter. 제 3 항에 있어서,The method of claim 3, wherein 상기 가변 길이 카운터는 사용자가 카운팅 최대값을 소프트웨어적으로 또는 하드웨어적으로 변경할 수 있도록 구성된 것이 특징인 EPROM 어드레스 발생회로.And the variable length counter is configured to allow a user to change the counting maximum value in software or hardware.
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