KR20010037471A

KR20010037471A - Analog comparator

Info

Publication number: KR20010037471A
Application number: KR1019990045031A
Authority: KR
Inventors: 전시범
Original assignee: 박종섭; 현대전자산업 주식회사
Priority date: 1999-10-18
Filing date: 1999-10-18
Publication date: 2001-05-07

Abstract

PURPOSE: An analog comparator is provided to produce a digital signal of an operational voltage without using a coupling capacitor when the high voltage given to a memory cell and the operational voltage given to the comparator have different levels. CONSTITUTION: In an analog comparator, a bias supplier(10a) adjusts the bias level to be given to the comparator. The first differential amplifier(10b) receives the bias from the bias supplier(10a), compares between the input voltage(Vin+) and the reference voltage(Vin-), and produces a voltage level accordingly. The second differential amplifier(10c) compares the voltage level from the first differential amplifier(10b) and produces another voltage level accordingly. An enable transistor(MN7) turns on/off the second differential amplifier(10c). An inverter(INV1) buffers and produces the output of the second differential amplifier(10c).

Description

Analog Comparator {ANALOG COMPARATOR}

본 발명은 아날로그 비교기에 관한 것으로, 특히 플레시 메모리와 같이 상이한 크기의 두 가지 이상의 전원이 존재하는 회로에서 고전압(Vdh)에서 생성되는 아날로그 신호를 비교하여 전원전압 레벨(Vdd)의 디지털 신호로 출력할 수 있도록 하는 아날로그 비교기에 관한 것이다.The present invention relates to an analog comparator. In particular, in a circuit in which two or more power supplies of different sizes exist, such as a flash memory, an analog signal generated at a high voltage (Vdh) can be compared and output as a digital signal of a power supply voltage level (Vdd). It is related to an analog comparator.

종래에는 도 1과 같이 모든 회로가 고전압(Vdh)을 입력받도록 설계하거나, 도 2와 같이 두 가지 전원(Vdh, Vdd)을 사용하더라도 커플링 커패시터(C1)에 의해 그 차이 전압만큼 시프트시켜 이용하였다.Conventionally, as shown in FIG. 1, all circuits are designed to receive a high voltage Vdh, or even when two power sources Vdh and Vdd are used as shown in FIG. 2, they are shifted by the difference voltage by the coupling capacitor C1. .

이를 좀 더 구체적으로 설명하면 다음과 같다.If this is explained in more detail as follows.

즉, 도 1은 메모리셀에 입력되는 바이어스 전압 및 이를 검출하는 비교기의 동작 전원으로 모두 고전압(Vdh)을 사용한 경우의 구성을 보인 예시도로서, 이에 도시된 바와 같이 고전압(Vdh)을 입력받아 바이어스 전압을 생성하는 바이어스부(1)와; 상기 바이어스부(1)를 통해 공급된 바이어스 전압을 메모리셀의 한 센스앰프에 선택적으로 입력하는 와이-패스부(Y-path, 2)와; 상기 바이어스부(1)와 와이-패스부(2)의 접속점으로부터 입력전압(Vin+)을 검출하는 비교기(3)로 구성된다.That is, FIG. 1 illustrates an example in which a high voltage Vdh is used as both a bias voltage input to a memory cell and an operating power supply of a comparator for detecting the same. As shown in FIG. 1, a bias is obtained by receiving a high voltage Vdh. A bias unit 1 for generating a voltage; A Y-path unit 2 for selectively inputting a bias voltage supplied through the bias unit 1 to a sense amplifier of a memory cell; The comparator 3 detects an input voltage Vin + from the connection point of the bias section 1 and the w-pass section 2.

따라서, 도 1의 경우는 고전압이 필요없는 회로가 필요 이상의 고전압(Vdh)을 사용하므로 소자의 스트레스가 증가하고, 전력소모가 과대해지는 문제점이 있었다.Therefore, in the case of FIG. 1, since a circuit requiring no high voltage uses a higher voltage Vdh than necessary, stress of the device increases and power consumption is excessive.

다음, 도 2는 집적회로가 아닌 외부회로에서 주로 사용하는 방법으로서, 도1의 구성에 있어서, 바이어스부(1)와 와이-패스부(2)의 접속점으로부터 비교기(3)에 입력되는 입력전압(Vin+)을 두 전압의 차이(Vdh-Vdd)만큼 시프트시킬 수 있는 커패시터(C1)가 직렬로 접속되어 있다.Next, FIG. 2 is a method mainly used in an external circuit, not an integrated circuit. In the configuration of FIG. 1, an input voltage input to the comparator 3 from a connection point of the bias unit 1 and the Y-pass unit 2 is shown. A capacitor C1 capable of shifting (Vin +) by the difference Vdh-Vdd of two voltages is connected in series.

따라서, 도 1의 경우와 같이 고전압(Vdh)에 의한 스트레스 및 소비전력이 과대해지는 문제점이 없는 대신 충분한 절연(Isolation)을 위해서는 상당히 큰 값의 커플링 커패시터를 사용해야 하므로 회로의 응답속도가 저하되고, 집적회로 내에서는 구현이 매우 힘든 문제점이 있었다.Therefore, as shown in FIG. 1, the stress and power consumption due to the high voltage (Vdh) do not have an excessive problem, but a sufficient value of coupling capacitors must be used for sufficient isolation, thereby reducing the response speed of the circuit. There is a problem that the implementation is very difficult in the integrated circuit.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 메모리셀에 인가되는 고전압(Vdh)의 바이어스와 비교기에 인가되는 동작전압(Vdd)의 레벨이 다를 경우 커플링 커패시터를 사용하지 않고 동작전압 레벨의 디지털 신호를 출력할 수 있도록 하는 아날로그 비교기를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems. When the bias of the high voltage Vdh applied to the memory cell is different from the level of the operating voltage Vdd applied to the comparator, a coupling capacitor is used. It is an object of the present invention to provide an analog comparator capable of outputting a digital signal at an operating voltage level.

도 1은 종래 고전압을 입력으로 하는 비교기를 포함하는 회로의 구성을 보인 예시도.1 is an exemplary view showing a configuration of a circuit including a comparator having a conventional high voltage as an input.

도 2는 종래 상이한 크기의 전압을 입력받아 동작하는 회로의 구성을 보인 예시도.Figure 2 is an exemplary view showing a configuration of a circuit that operates by receiving a different voltage of the prior art.

도 3은 본 발명에 의한 비교기를 포함하는 회로의 예시도.3 is an illustration of a circuit comprising a comparator according to the present invention.

도 4는 상기 도 3에서 비교기의 구성을 보인 예시도.4 is an exemplary view illustrating a configuration of a comparator in FIG. 3.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10a : 바이어스 인가부 10b : 제1 차동 증폭부10a: bias applying unit 10b: first differential amplifier

10c : 제2 차동 증폭부 MP1∼MP4 : 피모스 트랜지스터10c: second differential amplifier MP1-MP4: PMOS transistor

MN1∼MN7 : 엔모스 트랜지스터 INV1 : 인버터MN1 to MN7: NMOS transistor INV1: Inverter

이와 같은 목적을 달성하기 위한 본 발명은 비교기 내부에 공급하는 바이어스 레벨을 조절하는 바이어스 인가부와; 상기 바이어스 인가부에서 출력하는 바이어스를 인가 받아 입력전압(Vin+)과 기준전압(Vin-)을 비교하여 그에 따른 전압레벨을 출력하는 제1 차동 증폭부와; 상기 제1 차동 증폭부에서 출력되는 레벨을 비교하여 그에 따른 전압 레벨을 출력하는 제2 차동 증폭부를 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object is a bias applying unit for adjusting the bias level supplied into the comparator; A first differential amplifier which receives a bias output from the bias applying unit, compares an input voltage Vin + with a reference voltage Vin−, and outputs a corresponding voltage level; And a second differential amplifier configured to compare the level output from the first differential amplifier and output a voltage level according thereto.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 비교기를 포함하는 회로의 예시도로서, 메모리셀에 바이어스 전압을 공급하는 바이어스부(1)는 고전압(Vdh)을 입력받고, 비교기(10)는 동작전압(Vdd)을 입력받도록 구성되어 있다.3 is an exemplary diagram of a circuit including a comparator according to the present invention, in which a bias unit 1 for supplying a bias voltage to a memory cell receives a high voltage Vdh, and the comparator 10 receives an operating voltage Vdd. It is configured to receive input.

도 4는 상기 도 3에서 비교기(10)의 구성을 보인 예시도로서, 이에 도시한 바와 같이 비교기 내부에 공급하는 바이어스 레벨을 조절하는 바이어스 인가부(10a)와; 상기 바이어스 인가부(10a)에서 출력하는 바이어스를 인가 받아 입력전압(Vin+)과 기준전압(Vin-)을 비교하여 그에 따른 전압레벨을 출력하는 제1 차동 증폭부(10b)와; 상기 제1 차동 증폭부(10b)에서 출력되는 레벨을 비교하여 그에 따른 전압 레벨을 출력하는 제2 차동 증폭부(10c)와; 상기 제2 차동 증폭부(10c)를 온/오프 시키는 인에이블 트랜지스터(MN7)와; 상기 제2 차동 증폭부(10c)의 출력을 버퍼링하여 출력하는 인버터(INV1)로 구성한다.FIG. 4 is an exemplary view showing the configuration of the comparator 10 in FIG. 3, and a bias applying unit 10a for adjusting a bias level supplied into the comparator as shown in the drawing; A first differential amplifier 10b receiving a bias output from the bias applying unit 10a to compare the input voltage Vin + with the reference voltage Vin− and output a voltage level according thereto; A second differential amplifier 10c for comparing a level output from the first differential amplifier 10b and outputting a voltage level according thereto; An enable transistor (MN7) for turning on / off the second differential amplifier (10c); An inverter INV1 for buffering and outputting the output of the second differential amplifier 10c.

여기서, 상기 제1 차동 증폭부(10b)는 게이트와 드레인이 공통 접속된 엔모스 트랜지스터(MN3)와; 드레인이 상기 엔모스 트랜지스터(MN3)의 소오스에 연결되고, 게이트에는 입력전압(Vin+)을 입력받고, 소오스가 접지된 엔모스 트랜지스터(MN1)와; 게이트가 상기 엔모스 트랜지스터(MN3)의 게이트와 공통 접속된 엔모스 트랜지스터(MN4)와; 드레인이 상기 엔모스 트랜지스터(MN4)의 소오스에 연결되고, 게이트에는 기준전압(Vin-)을 입력받고, 소오스가 접지된 엔모스 트랜지스터(MN2)로 구성한다.Here, the first differential amplifier 10b includes an NMOS transistor MN3 having a gate and a drain connected in common; An NMOS transistor MN1 having a drain connected to the source of the NMOS transistor MN3, receiving an input voltage Vin + at a gate thereof, and having a source grounded; An NMOS transistor MN4 having a gate connected to the gate of the NMOS transistor MN3 in common; A drain is connected to the source of the NMOS transistor MN4, the gate receives a reference voltage Vin−, and is configured as an NMOS transistor MN2 having a source grounded.

이때, 상기 매치된 두 엔모스 트랜지스터(MN1, MN2)는 트라이오드(triode) 영역에서 동작하고, 캐스코드 엔모스 트랜지스터(MN3, MN4)는 포화(Saturation) 영역에서 동작한다.In this case, the matched two NMOS transistors MN1 and MN2 operate in a triode region, and the cascode NMOS transistors MN3 and MN4 operate in a saturation region.

다음, 바이어스 인가부(10a)는 소오스에 동작전압(Vdd)을 인가받고, 게이트에는 바이어스 제어신호(Vbias)를 인가받아 상기 제1 차동 증폭부(10b)의 엔모스 트랜지스터(MN3)에 전원을 공급하는 피모스 트랜지스터(MP1)와; 소오스에 동작전압(Vdd)을 인가받고, 게이트에는 상기 바이어스 제어신호(Vbias)를 인가받아 상기 제1 차동 증폭부(10b)의 엔모스 트랜지스터(MN4)에 전원을 공급하는 피모스 트랜지스터(MP2)로 구성한다.Next, the bias applying unit 10a receives an operating voltage Vdd to the source and a bias control signal Vbias to the gate to supply power to the NMOS transistor MN3 of the first differential amplifier 10b. PMOS transistor MP1 to supply; The PMOS transistor MP2 supplies power to the NMOS transistor MN4 of the first differential amplifier 10b by receiving an operating voltage Vdd from a source and applying a bias control signal Vbias to a gate. It consists of.

이때, 상기 두 피모스 트랜지스터(MP1, MP2)는 포화 영역의 정전류원으로 동작한다.In this case, the two PMOS transistors MP1 and MP2 operate as constant current sources in a saturation region.

다음, 상기 제2 차동 증폭부(10c)는 소오스에 동작전압(Vdd)을 인가받고, 게이트와 드레인이 공통 접속된 피모스 트랜지스터(MP3)와; 소오스에 동작전압(Vdd)을 인가받고, 게이트가 상기 피모스 트랜지스터(MP3)의 게이트에 접속된 피모스 트랜지스터(MP4)와; 드레인이 상기 피모스 트랜지스터(MP3)의 드레인에 연결되고, 게이트가 상기 엔모스 트랜지스터(MN3)의 드레인에 접속된 엔모스 트랜지스터(MN5)와; 드레인이 상기 피모스 트랜지스터(MP3)의 드레인에 연결되고, 게이트가 상기 엔모스 트랜지스터(MN4)의 드레인에 접속되고, 소오스는 상기 엔모스 트랜지스터(MN5)의 소오스와 공통 접속되어 인에이블 트랜지스터(MN7)에 의해 접지되는 엔모스 트랜지스터(MN6)로 구성한다.Next, the second differential amplifier 10c includes a PMOS transistor MP3 having an operating voltage Vdd applied to the source and having a gate and a drain connected in common; A PMOS transistor MP4 whose source voltage is applied to the source and whose gate is connected to the gate of the PMOS transistor MP3; An NMOS transistor MN5 having a drain connected to the drain of the PMOS transistor MP3 and a gate connected to the drain of the NMOS transistor MN3; A drain is connected to the drain of the PMOS transistor MP3, a gate is connected to the drain of the NMOS transistor MN4, and a source is commonly connected to the source of the NMOS transistor MN5 to enable the transistor MN7. The NMOS transistor MN6 is grounded by ().

이때 상기 바이어스 인가부(10a)와 제1 차동 증폭부(10b)를 통해서 차동신호가 '하이' 또는 '로우'의 싱글 신호로 변환하게 된다.At this time, the differential signal is converted into a single signal of 'high' or 'low' through the bias applying unit 10a and the first differential amplifier 10b.

또한, 인에이블 트랜지스터(MN7)는 상기 제2 차동 증폭부(10c)의 전류소모를 제한하는 역할을 수행하며 상기 제2 차동 증폭부(10c)의 출력단에 연결된 인버터(INV1)는 단순한 버퍼의 역할을 하는 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명하면 다음과 같다.In addition, the enable transistor MN7 serves to limit current consumption of the second differential amplifier 10c, and the inverter INV1 connected to the output terminal of the second differential amplifier 10c serves as a simple buffer. By describing the operation and operation of the present invention configured as described above are as follows.

일단, 엔모스 트랜지스터(MN1, MN2)의 드레인 전류는 각각에 대응하는 게이트 전압의 크기에 따라 각기 다른값의 전류를 흘리게 된다.First, the drain currents of the NMOS transistors MN1 and MN2 flow currents having different values according to the magnitudes of the corresponding gate voltages.

이들의 최대 드레인 전류의 크기는 피모스 트랜지스터(MP1, MP2)의 전류에 의해서 제한되므로, 큰 값의 공통모드 입력에 대해서 엔모스 트랜지스터(MN1, MN2)의 게이트-소오스간의 전압이 커지게 되고, 이에 따라 상기 엔모스 트랜지스터(MN1, MN2)는 트라이오드(triode) 영역에서 동작하게 된다.Since the magnitude of these maximum drain currents is limited by the currents of the PMOS transistors MP1 and MP2, the gate-source voltage of the NMOS transistors MN1 and MN2 increases for a large value common mode input. Accordingly, the NMOS transistors MN1 and MN2 operate in a triode region.

이때 엔모스 트랜지스터(MN3, MN4)의 소오스 단자간의 전압차이는 차동 입력 전압의 크기에 비례하는 값이고, 이 차이는 피모스 트랜지스터(MP1, MP2)의 드레인 저항을 통하여 큰 값으로 증폭되어 나타난다.At this time, the voltage difference between the source terminals of the NMOS transistors MN3 and MN4 is a value proportional to the magnitude of the differential input voltage, and this difference is amplified to a large value through the drain resistances of the PMOS transistors MP1 and MP2.

상기 증폭되어 출력된 값은 다시 제2 차동 증폭부(10c)에서 싱글 신호로 변환하여 동작전압(Vdd)을 레벨로 하는 일반적인 디지털 신호로 변환된다.The amplified output value is converted into a single signal by the second differential amplifier 10c and converted into a general digital signal having an operating voltage Vdd as a level.

즉, 예를 들어 제1 차동 증폭부(10b)에 인가되는 입력전압(Vin+)이 기준전압(Vin-)보다 클 경우 엔모스 트랜지스터(MN1)를 통해 많은 전류가 흐르게 되고, 따라서 제2 차동 증폭부(10c)의 엔모스 트랜지스터(MN5)의 게이트에는 '로우'가 인가되어 그 출력도 '로우'가 되고, 인버터(INV1)를 통해 '하이'를 최종 출력신호(Vout)로 출력하게 된다.That is, for example, when the input voltage Vin + applied to the first differential amplifier 10b is greater than the reference voltage Vin−, a large amount of current flows through the NMOS transistor MN1, and thus, the second differential amplification. 'Low' is applied to the gate of the NMOS transistor MN5 of the unit 10c, and its output is also 'low', and the 'high' is output as the final output signal Vout through the inverter INV1.

이상에서 설명한 바와 같이 본 발명 아날로그 비교기는 상이한 크기의 두 가지 이상의 전원이 존재하는 회로에서 고전압(Vdh)에서 생성되는 아날로그 신호를 비교하여 전원전압 레벨(Vdd)의 디지털 신호로 출력할 수 있도록 하는 효과가 있다.As described above, the analog comparator of the present invention compares the analog signal generated at the high voltage Vdh in a circuit in which two or more power supplies of different sizes exist, and outputs the digital signal at the power supply voltage level Vdd. There is.

Claims

A bias applying unit for adjusting a bias level supplied into the comparator; A first differential amplifier which receives a bias output from the bias applying unit, compares an input voltage Vin + with a reference voltage Vin−, and outputs a corresponding voltage level; And a second differential amplifier configured to compare the level output from the first differential amplifier and output a voltage level according thereto.

The semiconductor device of claim 1, wherein the first differential amplifier comprises: an NMOS transistor (MN3) having a gate and a drain connected in common; An NMOS transistor MN1 having a drain connected to the source of the NMOS transistor MN3, receiving an input voltage Vin + at a gate thereof, and having a source grounded; An NMOS transistor MN4 having a gate connected to the gate of the NMOS transistor MN3 in common; A drain is connected to the source of the NMOS transistor (MN4), an analog comparator comprising a NMOS transistor (MN2) whose source is inputted with a reference voltage (Vin-) and whose source is grounded.

The NMOS transistor of claim 1, wherein the bias applying unit receives an operating voltage Vdd from a source, and a bias control signal Vbias is applied to a gate to power the NMOS transistor MN3 of the first differential amplifier 10b. A PMOS transistor MP1 for supplying the PMOS transistor; The PMOS transistor MP2 supplies power to the NMOS transistor MN4 of the first differential amplifier 10b by receiving an operating voltage Vdd from a source and applying a bias control signal Vbias to a gate. Analog comparator, characterized in that consisting of.

The PMOS transistor of claim 1, wherein the second differential amplifier comprises: a PMOS transistor MP3 having an operating voltage Vdd applied to a source, and having a gate and a drain connected in common; A PMOS transistor MP4 whose source voltage is applied to the source and whose gate is connected to the gate of the PMOS transistor MP3; An NMOS transistor MN5 having a drain connected to the drain of the PMOS transistor MP3 and a gate connected to the drain of the NMOS transistor MN3; A drain is connected to the drain of the PMOS transistor MP3, a gate is connected to the drain of the NMOS transistor MN4, and a source is commonly connected to the source of the NMOS transistor MN5 to enable the transistor MN7. An analog comparator comprising: an NMOS transistor (MN6) that is grounded by < RTI ID = 0.0 >