KR20010028002A - Memory module having a plurality of semiconductor memory device - Google Patents

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서승진
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윤종용
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Abstract

PURPOSE: A memory module is provided to supply all of semiconductor memory devices provided to the memory module even in a case not capable of supplying part among a plural semiconductor memory devices provided to the memory module. CONSTITUTION: The memory module(201) is connected to the outer system and includes a plurality of memory blocks(111-114) and a logic block(211). Each of the plurality of memory blocks provides a plural semiconductor memory devices. The logic block is electrically connected to the outer system and the plurality of memory blocks, inputs a control signal and a dummy address signal being outputted from the outer system for controlling the memory module, divides the control signal into the plural and then one by one supplies to each of the plurality of memory blocks and selectively activates the plurality of memory blocks in response to the address signal.

Description

다수개의 반도체 메모리 장치들이 장착된 메모리 모듈{Memory module having a plurality of semiconductor memory device}Memory module having a plurality of semiconductor memory device

본 발명은 반도체 장치들이 장착된 모듈에 관한 것으로서, 특히 다수개의 반도체 메모리 장치들을 구비하는 메모리 모듈에 관한 것이다.The present invention relates to a module equipped with semiconductor devices, and more particularly to a memory module having a plurality of semiconductor memory devices.

일반적으로 메모리 모듈은 인쇄 회로 기판(Printed Circuit Board)에 다수개의 반도체 메모리 장치들을 고밀도로 실장하여 메모리 용량을 확장시킨 제품이다. 메모리 모듈은 인쇄 회로 기판에 각각의 반도체 메모리 장치들을 납땜(soldering)하여 여러 가지 형태의 제품을 만들어 사용한다.In general, a memory module is a product in which a plurality of semiconductor memory devices are mounted at a high density on a printed circuit board to expand memory capacity. The memory module solders each semiconductor memory device to a printed circuit board to make various types of products.

도 1은 종래의 메모리 모듈의 블록도이다. 도 1을 참조하면, 메모리 모듈(101)은 제1 내지 제4 메모리 블록들(111∼114)을 구비하고, 제1 내지 제4 메모리 블록들(111∼114)은 각각 다수개의 반도체 메모리 장치들을 구비한다. 제1 및 제2 메모리 블록들(111,112)은 메모리 모듈(101)의 전면에 구비되고, 제3 및 제4 메모리 블록들(113,114)은 메모리 모듈(101)의 후면에 구비된다. 제1 내지 제4 메모리 블록들(111∼114)은 로우 어드레스 스트로브(Row Address Strobe) 신호들(,,,)을 입력한다.1 is a block diagram of a conventional memory module. Referring to FIG. 1, the memory module 101 includes first to fourth memory blocks 111 to 114, and each of the first to fourth memory blocks 111 to 114 may include a plurality of semiconductor memory devices. Equipped. The first and second memory blocks 111 and 112 are provided on the front surface of the memory module 101, and the third and fourth memory blocks 113 and 114 are provided on the rear surface of the memory module 101. The first to fourth memory blocks 111 to 114 may include row address strobe signals. , , , Enter).

상술한 바와 같이, 종래의 메모리 모듈(101)에서는 전면과 후면을 구분하는 로우 어드레스 스트로브 신호들(,,,)이 메모리 블록들의 수만큼 있어야 한다. 때문에, 메모리 모듈(101)의 후면을 지원할 수 없는 외부 시스템에서는 메모리 모듈(101)의 전면만 사용하고 후면은 사용할 수 없는 문제를 가지고 있다.As described above, in the conventional memory module 101, row address strobe signals (that distinguish the front and rear surfaces) , , , ) Must be equal to the number of memory blocks. Therefore, in an external system that cannot support the rear surface of the memory module 101, only the front surface of the memory module 101 is used and the rear surface cannot be used.

본 발명이 이루고자하는 기술적 과제는 외부 시스템이 메모리 모듈에 장착된 다수개의 반도체 메모리 장치들 중 일부를 지원할 수 없는 경우에도 메모리 모듈에 장착된 모든 반도체 메모리 장치들을 지원할 수 있도록 하는 메모리 모듈을 제공하는 것이다.An object of the present invention is to provide a memory module that can support all the semiconductor memory devices mounted on the memory module even if the external system cannot support some of the plurality of semiconductor memory devices mounted on the memory module. .

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 메모리 모듈(Memory Module)의 블록도.1 is a block diagram of a conventional memory module.

도 2는 본 발명의 바람직한 실시예에 따른 메모리 모듈의 블록도.2 is a block diagram of a memory module in accordance with a preferred embodiment of the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

외부 시스템에 연결되는 메모리 모듈에 있어서, 각각 다수개의 반도체 메모리 장치들을 구비하는 복수개의 메모리 블록들, 및 상기 외부 시스템과 상기 복수개의 메모리 블록들에 전기적으로 연결되고 상기 메모리 모듈을 제어하기 위하여 상기 외부 시스템으로부터 출력되는 제어 신호 및 더미 어드레스 신호를 입력하고 상기 제어 신호를 복수개로 분리하여 상기 복수개의 메모리 블록들에 하나씩 제공하며 상기 어드레스 신호에 응답하여 상기 복수개의 메모리 블록들을 선택적으로 활성화시키는 로직 블록을 구비하는 것을 특징으로 하는 메모리 모듈을 제공한다.A memory module connected to an external system, the memory module comprising a plurality of memory blocks each having a plurality of semiconductor memory devices, and the external device electrically connected to the external system and the plurality of memory blocks to control the memory module. A logic block for inputting a control signal and a dummy address signal output from a system, separating the plurality of control signals into one of the plurality of memory blocks, and selectively activating the plurality of memory blocks in response to the address signal; It provides a memory module, characterized in that provided.

바람직하기는, 상기 제어 신호는 로우 어드레스 스트로브 신호이고, 상기 더미 어드레스 신호는 상기 외부 시스템으로부터 상기 복수개의 메모리 모듈에 제공되는 어드레스 신호들의 최상위 어드레스이며, 상기 복수개의 메모리 블록들은 상기 메모리 모듈의 전면과 후면에 장착되며 상기 더미 어드레스 신호의 전압 레벨에 따라 상기 메모리 모듈의 전면과 후면에 있는 메모리 블록들이 선택적으로 활성화된다.Preferably, the control signal is a row address strobe signal, the dummy address signal is the highest address of the address signals provided to the plurality of memory modules from the external system, the plurality of memory blocks and the front surface of the memory module The memory blocks mounted on the rear surface and selectively located on the front and rear surfaces of the memory module are selectively activated according to the voltage level of the dummy address signal.

바람직하기는 또한, 상기 로직 블록은 상기 복수개의 메모리 블록들 중 하나로 입력되는 칼럼 어드레스 스트로브 신호를 입력하고 상기 메모리 모듈의 전면과 후면에 있는 다수개의 반도체 장치들을 동시에 CBR 리프레쉬 모드로 진입하게 한다.Preferably, the logic block inputs a column address strobe signal input to one of the plurality of memory blocks and allows a plurality of semiconductor devices on the front and rear surfaces of the memory module to simultaneously enter the CBR refresh mode.

상기 본 발명에 의하여 외부 시스템이 메모리 모듈에 장착된 다수개의 반도체 메모리 장치들 중 일부를 지원할 수 없는 경우에도 메모리 모듈에 장착된 모든 반도체 메모리 장치들은 외부 시스템을 지원할 수 있다.According to the present invention, even when the external system cannot support some of the plurality of semiconductor memory devices mounted in the memory module, all the semiconductor memory devices mounted in the memory module may support the external system.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 바람직한 실시예에 따른 메모리 모듈의 블록도이다. 도 2를 참조하면, 메모리 모듈(201)은 로직 블록(211) 및 제1 내지 제4 메모리 블록들(111∼114)을 구비한다. 제1 내지 제2 메모리 블록들(111,112)은 메모리 모듈(201)의 전면에 장착되고, 제3 및 제4 메모리 블록들(113,114)은 메모리 모듈(201)의 후면에 장착된다. 로직 블록(211)은 메모리 모듈(101)의 전면이나 또는 후면 중 한곳에 장착된다.2 is a block diagram of a memory module in accordance with a preferred embodiment of the present invention. Referring to FIG. 2, the memory module 201 includes a logic block 211 and first to fourth memory blocks 111 to 114. The first to second memory blocks 111 and 112 are mounted on the front surface of the memory module 201, and the third and fourth memory blocks 113 and 114 are mounted on the rear surface of the memory module 201. The logic block 211 is mounted on either the front or the back of the memory module 101.

로직 블록(211)은 제1 칼럼 어드레스 스트로브 신호(), 기본적인 로우 어드레스 스트로브 신호() 및 더미 어드레스 신호(Aj)를 입력하고, 제1 내지 제4 로우 어드레스 스트로브 신호들(,,,)을 발생한다. 더미 어드레스 신호(Aj)의 전압 레벨에 따라 제1 내지 제4 로우 어드레스 스트로브 신호들(,,,)의 발생이 결정된다. 예컨대, 더미 어드레스 신호(Aj)가 논리 하이(logic high)이고 기본적인 로우 어드레스 스트로브 신호()가 논리 로우(low)이면 제1 및 제2 로우 어드레스 스트로브 신호들(,)이 논리 로우로써 액티브(active)되고, 더미 어드레스 신호(Aj)가 논리 로우이고 기본적인 로우 어드레스 스트로브 신호()가 논리 로우이면 제3 및 제4 로우 어드레스 스트로브 신호들(,)이 논리 로우로써 액티브된다. 여기서, 기본적인 로우 어드레스 신호()를 반대로 설정할 수도 있다. 만일 기본적인 로우 어드레스 신호()가 논리 하이로 되면 로직 블록(211)은 더미 어드레스 신호(Aj)의 전압 레벨에 관계없이 제1 내지 제4 메모리 블록들(111∼114)은 프리차지(precharge)된다.Logic block 211 is the first column address strobe signal ( ), The basic row address strobe signal ( ) And the dummy address signal Aj, and the first to fourth row address strobe signals ( , , , Will occur). According to the voltage level of the dummy address signal Aj, the first to fourth row address strobe signals ( , , , ) Occurrence is determined. For example, the dummy address signal Aj is logic high and the basic row address strobe signal ( Is a logic low, the first and second row address strobe signals ( , ) Is active as a logic low, the dummy address signal Aj is a logic low and the basic row address strobe signal ( Is logic low, the third and fourth row address strobe signals ( , ) Is active as a logic low. Here, the basic row address signal ( ) Can also be reversed. If the basic row address signal ( ) Is logic high, the logic block 211 precharges the first to fourth memory blocks 111 to 114 regardless of the voltage level of the dummy address signal Aj.

제1 칼럼 어드레스 스트로브 신호()가 로직 블록(211)에 입력되는 이유는 제1 내지 제4 메모리 블록들(111∼114)이 CBR(CAS Before RAS) 리프레쉬(refresh)동작을 하도록 하기 위함이다. 예컨대, 제1 칼럼 어드레스 스트로브 신호()가 논리 로우로써 기본적인 로우 어드레스 스트로브 신호()보다 먼저 로지 블록(211)에 입력되면 로직 블록(211)은 제1 내지 제4 메모리 블록들(111∼114)이 동시에 리프레쉬 동작을 하도록 제어한다.First column address strobe signal ( ) Is input to the logic block 211 to allow the first to fourth memory blocks 111 to 114 to perform a CBR (CAS Before RAS) refresh operation. For example, the first column address strobe signal ( ) Is the logic low and the underlying row address strobe signal ( The logic block 211 controls the first to fourth memory blocks 111 to 114 to simultaneously perform a refresh operation.

로직 블록(211)으로는 프로그래머블(programmable) 로직 장치, 예컨대 PLD(Programmable Logic Device), PAL(Programmable Array Logic) 등을 사용할 수 있다. 프로그래머블 로직 장치의 NC(No Connection) 핀들(213)은 저항(215)을 통하여 접지된다. 프로그래머블 로직 장치에 프로그램을 진행할 때 게이트(gate)의 수량이 최소화되도록 하여 입력 신호와 출력 신호간의 시간 지연이 최소화될 수 있도록 한다. 더미 어드레스 신호(Aj)는 제1 내지 제4 메모리 블록들(111∼114)에 입력되는 외부 어드레스 신호들(Ai, Bi)의 최상위 어드레스 비트들을 이용할 수 있다. 로직 블록(211)은 도 2에 도시된 핀들 외에도 다수개의 핀들을 더 구비할 수 있다.As the logic block 211, a programmable logic device such as a programmable logic device (PLD), a programmable array logic (PAL), or the like may be used. No connection pins 213 of the programmable logic device are grounded through a resistor 215. When programming a programmable logic device, the number of gates is minimized to minimize the time delay between the input signal and the output signal. The dummy address signal Aj may use the most significant address bits of the external address signals Ai and Bi input to the first to fourth memory blocks 111 to 114. The logic block 211 may further include a plurality of pins in addition to the pins shown in FIG. 2.

메모리 모듈(201)은 제1 내지 제4 메모리 블록들(111∼114) 외에 더 많은 수의 메모리 블록들을 구비할 수 있으며 이 때 로직 블록(211)은 내부의 프로그램을 변경하여 증가되는 메모리 블록의 수만큼 로우 어드레스 스트로브 신호들을 더 발생시킴으로써 메모리 모듈(201)에 장착되는 모든 메모리 블록들을 제어할 수 있도록 한다.The memory module 201 may include a larger number of memory blocks in addition to the first to fourth memory blocks 111 to 114, and the logic block 211 may change an internal program to increase the number of memory blocks. By generating more row address strobe signals by the number, it is possible to control all the memory blocks mounted in the memory module 201.

제1 및 제3 메모리 블록들(111,113)은 출력 인에이블 신호(), 기입 신호() 및 외부 어드레스 신호(Ai)를 공통으로 입력하고 제1 및 제2 칼럼 스트로브 신호들(,)과 제1 및 제2 로우 어드레스 스트로브 신호들(,)을 입력한다. 제2 및 제4 메모리 블록들(112,114)은 출력 인에이블 신호(), 기입 신호() 및 외부 어드레스 신호(Bi)를 공통으로 입력하고 제3 및 제4 칼럼 스트로브 신호들(,)과 제3 및 제4 로우 어드레스 스트로브 신호들(,)을 입력한다. 제1 및 제2 메모리 블록들(111,112)의 출력 단자들(P1∼Pn)은 공통으로 연결되고, 제3 및 제4 메모리 블록들(113,114)의 출력 단자들(Q1∼Qn)도 서로 공통으로 연결된다. 따라서, 제1 및 제2 메모리 블록들(111,112)이 출력 단자들(P1∼Pn, Q1∼Qn)을 통해서 데이터를 입출력할 때는 제3 및 제4 메모리 블록들(113,114)은 데이터를 입출력하지 않고, 제3 및 제4 메모리 블록들(113,114)이 출력 단자들(P1∼Pn, Q1∼Qn)을 통해서 데이터를 입출력할 때는 제1 및 제2 메모리 블록들(111,112)은 데이터를 입출력하지 않는다. 제1 및 제2 로우 어드레스 스트로브 신호들(,)과 제1 및 제2 칼럼 어드레스 스트로브 신호들(,)이 활성화되면 제1 및 제2 메모리 블록들(111,112)은 활성화되어 기입 및 독출 동작을 수행하고, 제3 및 제4 로우 어드레스 스트로브 신호들(,)과 제3 및 제4 칼럼 어드레스 스트로브 신호들(,)이 활성화되면 제3 및 제4 메모리 블록들(113,114)은 활성화되어 기입 및 독출 동작을 수행한다.The first and third memory blocks 111 and 113 may include an output enable signal ( ), Write signal ( ) And the external address signal Ai in common and the first and second column strobe signals ( , ) And first and second row address strobe signals ( , Enter). The second and fourth memory blocks 112 and 114 may include an output enable signal ( ), Write signal ( ) And the external address signal Bi are commonly input and the third and fourth column strobe signals ( , ) And third and fourth row address strobe signals ( , Enter). Output terminals P1 to Pn of the first and second memory blocks 111 and 112 are connected in common, and output terminals Q1 to Qn of the third and fourth memory blocks 113 and 114 are also common to each other. Connected. Therefore, when the first and second memory blocks 111 and 112 input and output data through the output terminals P1 to Pn and Q1 to Qn, the third and fourth memory blocks 113 and 114 do not input or output data. When the third and fourth memory blocks 113 and 114 input and output data through the output terminals P1 to Pn and Q1 to Qn, the first and second memory blocks 111 and 112 do not input or output data. First and second row address strobe signals ( , ) And first and second column address strobe signals ( , ) Is activated, the first and second memory blocks 111 and 112 are activated to perform write and read operations, and the third and fourth row address strobe signals ( , ) And third and fourth column address strobe signals ( , ) Is activated, the third and fourth memory blocks 113 and 114 are activated to perform write and read operations.

이와 같이 도 2에 도시된 메모리 모듈(201)에서는 하나의 제어 신호, 예컨대 기본적인 로우 어드레스 스트로브 신호()만 가지고도 다수개의 다른 제어 신호들, 예컨대 제1 내지 제4 로우 어드레스 신호들(,,,)을 발생시켜서 제1 내지 제4 메모리 블록들(111∼114)은 외부 시스템을 지원할 수 있다.As described above, in the memory module 201 illustrated in FIG. 2, one control signal, for example, a basic row address strobe signal ( ), A plurality of other control signals, for example, first to fourth row address signals ( , , , ), The first to fourth memory blocks 111 to 114 may support an external system.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명의 메모리 모듈(201)은 기본적인 로우 어드레스 스트로브 신호()를 입력하여 다수개의 로우 어드레스 스트로브 신호들(,,,)을 발생하는 로직 블록(211)을 구비함으로써 메모리 모듈(201)에 장착되는 모든 반도체 메모리 장치들은 외부 시스템을 지원할 수 있다. 또 로직 블록(211)은 제1 칼럼 어드레스 스트로브 신호()를 입력하여 제1 내지 제4 메모리 블록들(111∼114)에 구비되는 반도체 메모리 장치들이 동시에 CBR 리프레쉬 동작으로 진입할 수 있도록 한다. 본 발명에 의하여 메모리 모듈(201)의 경쟁력 우위를 확보할 수 있고, 제1 내지 제4 메모리 블록들(111∼114)은 전기적 특성면에서 종래와 동일한 조건으로 동작할 수 있다.As described above, the memory module 201 of the present invention has a basic row address strobe signal ( ) To input a plurality of row address strobe signals ( , , , By having the logic block 211 generating (), all the semiconductor memory devices mounted in the memory module 201 can support an external system. The logic block 211 also includes a first column address strobe signal ( ) To allow the semiconductor memory devices provided in the first to fourth memory blocks 111 to 114 to simultaneously enter the CBR refresh operation. According to the present invention, a competitive advantage of the memory module 201 may be secured, and the first to fourth memory blocks 111 to 114 may operate under the same conditions as the conventional ones in terms of electrical characteristics.

Claims (3)

외부 시스템에 연결되는 메모리 모듈에 있어서,A memory module connected to an external system, 각각 다수개의 반도체 메모리 장치들을 구비하는 복수개의 메모리 블록들; 및A plurality of memory blocks each having a plurality of semiconductor memory devices; And 상기 외부 시스템과 상기 복수개의 메모리 블록들에 전기적으로 연결되고 상기 메모리 모듈을 제어하기 위하여 상기 외부 시스템으로부터 출력되는 제어 신호 및 더미 어드레스 신호를 입력하고 상기 제어 신호를 복수개로 분리하여 상기 복수개의 메모리 블록들에 하나씩 제공하며 상기 어드레스 신호에 응답하여 상기 복수개의 메모리 블록들을 선택적으로 활성화시키는 로직 블록을 구비하는 것을 특징으로 하는 메모리 모듈.The plurality of memory blocks are electrically connected to the external system and the plurality of memory blocks and input a control signal and a dummy address signal output from the external system to control the memory module, and separate the control signals into a plurality. And a logic block provided to each of the plurality of memory blocks and selectively activating the plurality of memory blocks in response to the address signal. 제1항에 있어서, 상기 제어 신호는 로우 어드레스 스트로브 신호이고, 상기 더미 어드레스 신호는 상기 외부 시스템으로부터 상기 복수개의 메모리 모듈에 제공되는 어드레스 신호들의 최상위 어드레스이며, 상기 복수개의 메모리 블록들은 상기 메모리 모듈의 전면과 후면에 장착되며 상기 더미 어드레스 신호의 전압 레벨에 따라 상기 메모리 모듈의 전면과 후면에 있는 메모리 블록들이 선택적으로 활성화되는 것을 특징으로 하는 메모리 모듈.The memory device of claim 1, wherein the control signal is a row address strobe signal, the dummy address signal is a most significant address of address signals provided to the plurality of memory modules from the external system, and the plurality of memory blocks are arranged in the memory module. And memory blocks on the front and rear surfaces of the memory module are selectively activated according to the voltage level of the dummy address signal. 제1항에 있어서, 상기 로직 블록은 상기 복수개의 메모리 블록들 중 하나로 입력되는 칼럼 어드레스 스트로브 신호를 입력하고 상기 메모리 모듈의 전면과 후면에 있는 다수개의 반도체 장치들을 동시에 CBR 리프레쉬 모드로 진입하게 하는 것을 특징으로 하는 메모리 모듈.The method of claim 1, wherein the logic block is configured to input a column address strobe signal into one of the plurality of memory blocks and to simultaneously enter a plurality of semiconductor devices in front and rear of the memory module into a CBR refresh mode. And a memory module.
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